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KR19990069337A - 복합 반도체 메모리장치의자기 테스트 회로 및 이를 이용한 자기 테스트 방법 - Google Patents

복합 반도체 메모리장치의자기 테스트 회로 및 이를 이용한 자기 테스트 방법 Download PDF

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KR19990069337A
KR19990069337A KR1019980003509A KR19980003509A KR19990069337A KR 19990069337 A KR19990069337 A KR 19990069337A KR 1019980003509 A KR1019980003509 A KR 1019980003509A KR 19980003509 A KR19980003509 A KR 19980003509A KR 19990069337 A KR19990069337 A KR 19990069337A
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KR
South Korea
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memory
bist
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signal
mode
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Application number
KR1019980003509A
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Inventor
박상봉
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
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Priority to TW087108327A priority patent/TW406269B/zh
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Priority to US09/245,475 priority patent/US6108252A/en
Publication of KR19990069337A publication Critical patent/KR19990069337A/ko

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    • G—PHYSICS
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    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract

BIST 장치(105)가 개시된다. BIST 정보 신호 발생부(101)는 BIST 모드에서는 외부클락신호 TCLK와 BIST 모드 지시신호 BISTON에 응답하여 메모리(101)로 입력 데이터 DRIN과 제어신호 CON을 입력 먹서(111)로 발생한다. 어드레스 발생부(203)는 BIST 정보 신호 발생부(201)와 상호 통신하며, 입력 먹서(111)에 어드레스 RADD, CADD를 발생한다. 스테이지 카운터(215)는 메모리(101)로 데이터가 기입 또는 메모리(101)로부터 데이터가 독출되는 모드의 변화를 지시한다. 어드레스 카운터(217)는 상기 메모리(101)의 어드레스를 순차적으로 증가 또는 감소시키면서 지정한다. 비교기(205)는 BIST 정보 신호 발생부(201)에서 발생하는 메모리(101)로의 입력 데이터 DRIN와 메모리(101)로부터 독출된 출력 데이터 DROUT를 비교하여 메모리(101)의 불량 여부를 나타내는 불량 지시 신호 ERR를 발생한다. 클락 카운터(219)는 메모리(101)에서 불량이 발생할 때까지의 발생 클락수를 카운팅한다. 클락수 레지스터(221)는 클락 카운터(219)의 발생 클락수를 저장한다. 리프레쉬 카운터(209)는 BIST 정보 신호 발생부(201)와 상호 통신하여 메모리(101)의 리프레쉬 모드시에 리프레쉬 수를 카운팅한다.

Description

복합 반도체 메모리 장치의 자기 테스트 회로 및 이를 이용한 자기 테스트 방법
본 발명은 복합 반도체 메모리 장치(Merged Memory with Logic)에 관한 것으로, 특히 자기 테스트 회로(Built In Self Test, 이하, BIST이라 함) 및 이를 이용한 자기 테스트 방법에 관한 것이다.
일반적으로 정보처리 및 통신등에 사용되는 시스템들은 제어, 연산, 및 인터페이스 기능을 수행하는 로직 반도체 장치들과 데이터를 저장하는 메모리 반도체 장치들을 포함하여 구성된다. 종래에는 통상 로직 반도체 장치들과 메모리 반도체 장치들이 별개로 시스템에 사용되었으나, 근래에 반도체 설계 기술 및 제조 기술의 발전과 시스템의 원가 절감에 대한 요구에 따라 로직 반도체 장치들과 메모리 반도체 장치를 하나의 칩에 집적시키기 위한 연구가 계속되고 있다. 물론 과거에도 ASIC(Application Specific Integrated Circuit)이란 이름으로, 로직 반도체 장치와 적은 용량의 SRAM이 하나의 칩에 집적되는 기술이 일반화되어 있었지만, DRAM, 특히 큰 용량의 범용 SDRAM과 로직을 하나의 칩에 집적시키는 기술은 근래에 들어 많은 연구가 진행되고 있다.
이와 같이 복합 반도체 메모리 장치화되어 감에 따라 임베디드(Embedded)되어 있는 메모리에 관련된 모든 핀을 외부 핀으로 내보내는 것은 핀수의 제한에 의하여 불가능하게 되었다. 그러므로, 최근에는 임베디드되어 있는 메모리에 대한 기능 및 AC 파라미터(parameter)를 테스트하는 방법이 직접 억세싱(Direct Accessing) 기법이다. 직접 억세싱 기법은 테스트 장비가 테스트 모드에서 메모리를 직접 억세스할 수 있도록 하여 테스트 장비에서 메모리 테스트 알고리즘에 따라 어드레스, 데이터 입력, 제어 신호를 생성하고 데이터 출력을 비교하여 메모리를 테스트하는 방법이다. 이 방법은 메모리의 입력 포트에 먹서(Multiplexer)를 삽입하고 테스트 모드에서 선택될 입력을 10 핀까지 연결하면 되어 설계의 수정이 최소화된다. 반면, 테스트 핀의 수가 많고 임베디드되어 있는 메모리의 출력으로부터 최종 패드까지의 지연 정보에 따라 측정값이 달라진는 단점이 있다. 그러므로 출력에서 패드까지의 신호지연으로 인하여 내장된 메모리의 정확한 AC 파라미터 값을 구하는 데는 한계가 발생한다. 또한 메모리 테스트 장비의 제한으로 인하여 100MHz의 실제 클락 속도에서의 측정이 어렵다.
임베디드되어 있는 메모리에 대한 기능 및 AC 파라미터(parameter)를 테스트하는 다른 방법으로는 BIST 방법으로서, 복합 반도체 메모리 장치내에 BIST 회로를 내장하여 자기 테스트하는 방법이다. 이것의 장점은 로직 테스터를 이용하여 내장된 메모리의 기능을 실제 클락 속도로 측정하는 것이 가능하다는 점이다. 그러나 이러한 BIST 방식은 단지 하나의 비트로써 메모리에 대한 불량 여부만을 출력한다. 따라서 불량이 발생한 셀의 로우 및 칼럼 어드레스를 알 수 없다. 그러므로 리던던시(redundancy) 회로의 활용이 불가능하다. 또한 단일 테스트 파라미터로 구성된 독출/기입/독출 패턴을 전체 셀에 대해서 불량 여부를 결정하므로, 어느 파라미터에 대하여 마진이 존재하지 않는지에 대한 분석이 불가능한 문제점이 발생한다.
본 발명이 이루고자하는 기술적 과제는 복합 반도체 메모리 장치에 내장되는 메모리에 대하여 각 AC 파라미터별로 테스트할 수 있는 테스트 회로 및 테스트 방법을 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 복합 반도체 메모리 장치에 내장되는 메모리에 대하여 불량이 발생한 셀의 어드레스를 확인할 수 있는 테스트 회로를 제공하는 데 있다.
본 발명은 첨부되는 도면과 연관하여 아래에서 기술될 것이다.
도 1은 2개의 뱅크로 구성된 메모리(101)와 본 발명의 자기 테스트 회로(103)의 실시예를 나타내는 도면이다.
도 2는 도 1의 BIST 장치(105)의 실시예를 나타내는 도면이다.
도 3은 본 발명의 자기 테스트 회로를 이용한 자기 테스트 방법을 나타내는 흐름도이다.
도 4는 도 3을 수행하는 사용되는 인터리브 방식의 실시예를 나타내는 도면이다.
도 5는 도 3을 수행하는 사용되는 뱅크별 테스트 방식의 실시예를 나타내는 도면이다.
본 발명의 제1 면은 다수의 뱅크들로 이루어진 반도체 메모리와 반도체 로직이 하나의 칩상에서 구현되는 복합 반도체 메모리 장치의 자기 테스트 회로이다. 본 발명의 자기 테스트 회로는 BIST 모드에서는 외부클락신호와 BIST 모드 지시신호에 응답하여 소정의 BIST 정보신호를 발생하는 BIST 장치 및 노말 모드에서는 로직으로부터 출력되는 로직클락신호와 로직정보신호를 입력신호로 하여 이로부터 발생되는 출력신호를 상기 메모리에 제공하며, BIST 모드에서는 상기 외부클락신호와 상기 BIST 정보신호를 입력신호로 하여 이로부터 발생되는 출력신호를 상기 메모리에 제공하는 스위치 먹서부를 구비한다. 그리고 상기 BIST 장치는 상기 메모리에 기입된 데이터와 상기 메모리로부터 출력되는 데이터를 비교하여 불량이 발생하는 뱅크의 어드레스를 검출한다.
바람직하기로는, 상기 BIST 장치는 BIST 모드에서는 상기 외부클락신호와 상기 BIST 모드 지시신호에 응답하여 상기 메모리로 입력 데이터와 제어신호를 상기 스위치 먹서부로 발생하며, 상기 입력 데이터를 내부에 저장하는 BIST 정보 신호 발생부, 상기 BIST 정보 신호 발생부와 상호 통신하며, 상기 스위치 먹서부에 어드레스를 발생하는 어드레스 발생부 및 상기 BIST 정보 신호 발생부에서 발생하는 메모리 입력 데이터와 상기 메모리로부터 독출된 메모리 출력 데이터를 비교하여 상기 메모리의 불량 여부를 나타내는 불량 지시 신호를 발생하는 비교기를 구비한다.
더욱 바람직하기로는, 상기 BIST 장치는 상기 메모리 입력 데이터와 메모리 출력 데이터가 서로 다를 때의 메모리의 어드레스를 저장하는 불량 어드레스 표시부를 더 구비한다.
본 발명의 제2 면은 다수의 뱅크들로 이루어진 메모리와 로직이 하나의 칩상에서 구현되는 복합 반도체 메모리 장치의 메모리 불량여부를 테스트하는 자기 테스트 방법이다. 본 발명의 자기 테스트 방법은 A) 다수의 뱅크들에 인터리브 방식으로 메모리를 테스트하여 불량여부를 판정하는 단계; B) A)단계에서 불량 뱅크가 존재하는 것으로 판정되는 경우, 각 뱅크별 테스트 방식을 이용하여 모든 AC 파라미터들을 최소 마진 조건으로 메모리를 테스트하여 불량여부를 판정하는 단계; C) B)단계에서 불량 뱅크가 존재하는 것으로 판정되는 경우, 뱅크별 테스트 방식을 이용하여 모든 AC 파라미터들을 최대 마진 조건으로 메모리를 테스트하여 불량여부를 판정하는 단계; D) C)단계에서 불량이 존재하지 않는 것으로 판정되는 경우, 각 뱅크별로 각 AC 파라미터별로 제약 조건을 가해 불량여부를 테스트하는 단계; E) D)단계에서 불량이 발생하는 제약 조건들을 감지하는 단계; 및 F) A)단계에서 불량 뱅크가 존재하지 않는 것으로 판정되는 경우에는 양호한 메모리로 판정하며, B)단계에서 불량 뱅크가 존재하지 않는 것으로 판정되는 경우에는 인터리브 조건에서 불량을 발생시키는 것으로 판정하며, C)단계에서 불량이 존재하는 것으로 판정되는 경우에는 메모리는 실제 동작 속도에서 제대로 동작하지 않는 것으로 판정하는 단계를 구비한다.
이어서, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다. 여기서 각 도면에 대하여 부호와 숫자가 같은 것은 동일 부재임을 나타낸다.
도 1은 2개의 뱅크로 구성된 메모리(101)와 본 발명의 자기 테스트 회로(103)의 실시예를 나타내는 도면이다. 이를 참조하면, 본 발명의 자기 테스트 회로는 BIST 장치(105) 및 스위치 먹서부(107)을 구비한다. 상기 BIST 장치(105)는 BIST 모드에서는 외부클락신호 TCLKN와 BIST 모드 지시신호 BISTON에 응답한다. 그리고 상기 BIST 장치(105)는 BIST 모드에서는로우 어드레스 RADD, 칼럼 어드레스 CADD, 제1 및 제2 뱅크의 로우 스트로브 신호들 RASB0, RASB1, 제1 및 제2 뱅크의 칼럼 스트로브 신호들 CASB, CASB1, 제1 및 제2 뱅크의 기입 인에이블 신호들 WEB0, WEB1, 및 입력 데이터 DIN 등으로 이루어진 BIST 정보신호 BISTOUT를 발생한다. 상기 BIST 장치(105)는 상기 메모리(101)에 기입되는 데이터 DRIN와 상기 메모리(101)로부터 출력되는 데이터 DRIN을 비교하여 불량이 발생하는 뱅크의 어드레스 및 불량을 일으키는 AC 파라미터를 검출한다.
상기 스위치 먹서부(103)를 구체적으로 설명하면, 다음과 같다. 상기 스위치 먹서부(103)는 클락 먹서(109) 및 입력 먹서(111)를 구비한다. 상기 클락 먹서(109)는 로직(미도시)으로부터 발생되는 로직클락신호 TCLKL과 BIST 모드시에 외부에서 입력되는 외부클락신호 TCLKT를 입력한다. 그리고 상기 클락 먹서(109)는 노말 모드에서는 상기 로직클락신호 TCLKL을, 그리고 BIST 모드에서는 상기 외부클락신호 TCLKT를 상기 메모리(101)에 제공한다.
상기 입력 먹서(111)는 로직(미도시)으로부터 발생되는 로직정보신호 INL과 상기 BIST 정보신호 BISTOUT를 입력신호로 한다. 그리고 상기 입력 먹서(111)는 노말 모드에서는 상기 로직클락신호 INL에 의하여 발생되는 신호를, BIST 모드에서는 상기 BIST 정보신호 BISTOUT에 의하여 발생되는 신호를 상기 메모리(101)에 제공한다.
도 2는 도 1의 BIST 장치(105)의 실시예를 나타내는 도면이다. 이를 참조하면, 상기 BIST 장치(105)는 BIST 정보 신호 발생부(101), 어드레스 발생부(203), 비교기(205), 불량 어드레스 표시부(207) 및 리프레쉬 카운터(209)로 구성된다.
상기 BIST 정보 신호 발생부(101)는 BIST 모드에서는 상기 외부클락신호 TCLK와 상기 BIST 모드 지시신호 BISTON에 응답하여 상기 메모리(101)로 입력 데이터 DRIN과 제어신호 CON을 상기 입력 먹서(111)로 발생한다. 그리고 상기 BIST 정보 신호 발생부(101)는 상기 입력 데이터 DRIN를 내부에 저장한다.
상기 BIST 정보 신호 발생부(101)는 구체적으로 BIST 제어기(211) 및 데이터 발생기(213)를 구비한다. 상기 BIST 제어기(211)는 BIST 모드에서는 상기 외부클락신호 TCLKT와 상기 BIST 모드 지시신호 BISTON에 응답하여 상기 메모리(101)로 입력 데이터 DRIN과 제어신호 CON을 상기 입력 먹서(111)로 발생한다. 상기 데이터 발생기(213)는 상기 BIST 제어기(211)에서 발생한 입력 데이터 DRIN과 동일한 데이터를 상기 비교기(205)로 출력한다.
상기 어드레스 발생부(203)는 상기 BIST 정보 신호 발생부(201)와 상호 통신하며, 상기 입력 먹서(111)에 어드레스 RADD, CADD를 발생한다. 상기 어드레스 발생부(203)는 구체적으로 스테이지 카운터(215) 및 어드레스 카운터(217)을 구비한다. 상기 스테이지 카운터(215)는 상기 메모리(101)로 데이터가 기입 또는 상기 메모리(101)로부터 데이터가 독출되는 모드의 변화를 지시한다. 예를 들어, 스테이지 0에서는 패턴(pattern)을 모든 어드레스에 기입하고, 스테이지 1에서는 어드레스를 증가하면서 어드레스의 내용을 읽어서 그 값이 스테이지 0에서 기입한 패턴과 같은지 확인하고 패턴 바(pattern bar)를 기입한 후 다음 어드레스로 진행한다. 스테이지 2에서는 어드레스를 감소시키면서 각 어드레스에서 패턴 바를 읽어 확인하고 패턴을 기입한다. 마지막으로 스테이지 3에서 각 어드레스를 읽어 그 값이 스테이지 2에서 기입한 패턴인지 확인한다. 이 과정을 통하여 메모리(101)의 불량을 검출할 수 있다.
상기 어드레스 카운터(217)는 상기 메모리(101)의 어드레스를 순차적으로 증가 또는 감소시키면서 지정한다.
상기 비교기(205)는 상기 BIST 정보 신호 발생부(201)에서 발생하는 메모리(101)로의 입력 데이터 DRIN와 상기 메모리(101)로부터 독출된 출력 데이터 DROUT를 비교하여 상기 메모리(101)의 불량 여부를 나타내는 불량 지시 신호 ERR를 발생한다. 즉, 에러가 발생하면 상기 ERR은 "1"이 되고, 에러가 발생하지 않으면 상기 ERR은 "0"을 유지한다.
상기 불량 어드레스 표시부(207)는 상기 메모리(101)의 입력 데이터와 메모리(101)의 출력 데이터가 서로 다를 때의 메모리(101)의 어드레스를 저장한다. 상기 불량 어드레스 표시부(207)는 구체적으로 클락 카운터(219) 및 클락수 레지스터(221)를 구비한다. 상기 클락 카운터(219)는 상기 메모리(101)에서 불량이 발생할 때까지의 발생 클락수를 카운팅한다. 그리고 상기 클락수 레지스터(221)는 상기 클락 카운터(219)의 발생 클락수를 저장한다. 저장된 클락수 레지스터(221)의 값은 테스트가 끝난 후에 직렬로 출력하여 리던던시 정보 추출에 사용된다.
상기 리프레쉬 카운터(209)는 상기 BIST 정보 신호 발생부(201)와 상호 통신하여 상기 메모리(101)의 리프레쉬 모드시에 리프레쉬 수를 카운팅한다.
도 3은 본 발명의 자기 테스트 회로를 이용한 자기 테스트 방법을 나타내는 흐름도이다. 먼저 다수의 뱅크들에 인터리브 방식으로 메모리를 테스트하여 불량여부를 판정한다(301). 그리고 301 단계에서 불량 뱅크가 존재하는 것으로 판정되는 경우에는 각 뱅크별 테스트 방식을 이용하여 모든 AC 파라미터들을 최소 마진 조건으로 메모리를 테스트하여 불량여부를 판정한다(307). 그리고 307 단계에서 불량 뱅크가 존재하는 것으로 판정되는 경우에는 뱅크별 테스트 방식을 이용하여 모든 AC 파라미터들을 최대 마진 조건으로 메모리를 테스트하여 불량여부를 판정한다(313). 그리고 313 단계에서 불량이 존재하지 않는 것으로 판정되는 경우에는 각 뱅크별로 각 AC 파라미터별로 제약 조건을 가해 불량여부를 테스트한다(319). 그리고 319 단계에서 불량이 발생하는 제약 조건들을 감지한다(321). 그리고 301 단계에서 불량 뱅크가 존재하지 않는 것으로 판정되는 경우에는 양호한 메모리로 판정하며, 307 단계에서 불량 뱅크가 존재하지 않는 것으로 판정되는 경우에는 인터리브 조건에서 불량을 발생시키는 것으로 판정하며, 313 단계에서 불량이 존재하는 것으로 판정되는 경우에는 메모리는 실제 동작 속도에서 제대로 동작하지 않는 것으로 판정하는 단계(323)를 수행한다.
도 4는 도 3을 수행하는 사용되는 인터리브 방식의 실시예를 나타내는 도면이다. 이를 참조하면, 클락 신호 CLK에 동기하는 RASB0, CASB0, WEB0 신호는 상기 메모리(101) 중의 하나의 뱅크인 뱅크0(미도시)를 테스트한다. 그리고 역시 클락 신호 CLK에 동기하는 RASB1, CASB1, WEB1 신호는 상기 메모리(101) 중의 다른 하나의 뱅크인 뱅크1(미도시)를 테스트한다. 인터리브 방식은 도 4에 나타난 바와 같이 뱅크0와 뱅크1은 서로 교번하여 테스트하는 방식이다.
도 5는 도 3을 수행하는 사용되는 뱅크별 테스트 방식의 실시예를 나타내는 도면이다. 본 명세서에서는 뱅크0를 테스트하는 방법을 예로 이를 참조하면, 먼저 tRC, tRAS, tRCD, tRP, tCCD를 최소 마진으로 한다.
여기서, tRC는 뱅크 액티브로부터 다음 뱅크 액티브까지의 시간 간격을 나타낸다. 그리고 tRAS는 뱅크 액티브로부터 뱅크 프리차아지까지의 시간 간격을 나타낸다. 그리고 tRCD는 뱅크 액티브로부터 뱅크 독출 명령 발생까지의 시간 간격을 나타낸다. 그리고 tRP는 뱅크 프리차아지로부터 뱅크 액티브까지의 시간 간격을 나타낸다.
상기 AC 파라미터들을 최소 조건으로 불량 여부를 테스트한다. 이때 불량이 발생하지 않는다면, 메모리의 불량은 인터리브 조건에서 불량을 발생시키는 것으로 판단할 수 있다. 그리고 이때 불량이 발생한다면, 상기 tRC, tRAS, tRCD, tRP, tCCD 등의 AC 파라미터들을 최대 마진으로하여 각 뱅크를 테스트한다. 이경우에도 불량이 발생한다면, 복합 반도체 메모리 장치에 내장된 메모리는 실제 동작 속도에서 제대로 동작하지 않는 것으로 판정된다.
만약 각 AC 파라미터에 대하여 최대 마진으로 테스트한 결과, 불량이 아닌 것으로 판정되는 경우에는, 상기 tRP를 최소 마진으로 두며, 다른 파라미터에 대해서는 최소 마진보다 1 클락 이상의 마진을 더하여 테스트를 수행한다. 이때, 불량이 발생하지 않는다면, tRP 특성은 사용자의 조건을 만족하는 것으로 판정한다. 이와 같은 방법으로 각 AC 파라미터에 대하여 사용자의 조건을 만족하는지 여부를 판단할 수 있다.
그리고 각 파라미터에 대해서는 어드레스를 순차적으로 증가 또는 감소시키면서 테스트를 수행하여 불량이 발생한 어드레스는 도 2의 클락수 레지스터(221)에 저장한다. 그리고 테스트가 완료된 후 상기 클락수 레지스터(221)에 저장된 값을 출력하여 리던던시 정보로서 사용한다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들어 본 발명에서는 2개의 뱅크를 가지는 메모리를 테스트하는 회로 및 테스트 방법에 대하여 기술하였으나, 다수개의 뱅크를 가지는 메모리에 대해서도 본 발명의 사상을 확장할 수 있음은 당업자에게는 자명한 사실이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 자기 테스트 회로 및 자기 테스트 방법에 의하여 복합 반도체 메모리 장치에 내장되는 메모리에 대하여 각 AC 파라미터별로 테스트하여 이에 대한 정보를 얻을 수 있다.
그리고 본 발명의 자기 테스트 회로에 의하여 복합 반도체 메모리 장치에 내장되는 메모리에서 불량이 발생한 셀의 어드레스를 확인하여, 리페어시에 활용할 수 있다.

Claims (9)

  1. 다수의 뱅크들로 이루어진 반도체 메모리와 반도체 로직이 하나의 칩상에서 구현되는 복합 반도체 메모리 장치의 자기 테스트 회로에 있어서,
    BIST 모드에서는 외부클락신호와 BIST 모드 지시신호에 응답하여 소정의 BIST 정보신호를 발생하는 BIST 장치; 및
    노말 모드에서는 로직으로부터 출력되는 로직클락신호와 로직정보신호를 입력신호로 하여 이로부터 발생되는 출력신호를 상기 메모리에 제공하며, BIST 모드에서는 상기 외부클락신호와 상기 BIST 정보신호를 입력신호로 하여 이로부터 발생되는 출력신호를 상기 메모리에 제공하는 스위치 먹서부를 구비하며,
    상기 BIST 장치는 상기 메모리에 기입된 데이터와 상기 메모리로부터 출력되는 데이터를 비교하여 불량이 발생하는 뱅크의 어드레스를 검출하는 것을 특징으로 하는 복합 반도체 메모리 장치의 자기 테스트 회로.
  2. 제1 항에 있어서, 상기 BIST 장치는
    BIST 모드에서는 상기 외부클락신호와 상기 BIST 모드 지시신호에 응답하여 상기 메모리로 입력 데이터와 제어신호를 상기 스위치 먹서부로 발생하며, 상기 입력 데이터를 내부에 저장하는 BIST 정보 신호 발생부;
    상기 BIST 정보 신호 발생부와 상호 통신하며, 상기 스위치 먹서부에 어드레스를 발생하는 어드레스 발생부; 및
    상기 BIST 정보 신호 발생부에서 발생하는 메모리 입력 데이터와 상기 메모리로부터 독출된 메모리 출력 데이터를 비교하여 상기 메모리의 불량 여부를 나타내는 불량 지시 신호를 발생하는 비교기를 구비하는 것을 특징으로 하는 복합 반도체 메모리 장치의 자기 테스트 회로.
  3. 제2 항에 있어서, BIST 정보 신호 발생부는
    BIST 모드에서는 상기 외부클락신호와 상기 BIST 모드 지시신호에 응답하여 상기 메모리로 입력 데이터와 제어신호를 상기 스위치 먹서부로 발생하는 BIST 제어기; 및
    상기 BIST 제어기에서 발생한 입력 데이터를 상기 비교기로 출력하는 데이터 발생기를 구비하는 것을 특징으로 하는 복합 반도체 메모리 장치의 자기 테스트 회로.
  4. 제2 항에 있어서, 어드레스 발생부는
    상기 메모리로 데이터가 기입 또는 상기 메모리로부터 데이터가 독출되는 모드의 변화를 지시하는 스테이지 카운터; 및
    상기 메모리의 어드레스를 순차적으로 증가 또는 감소시키면서 지정하는 어드레스 카운터를 구비하는 것을 특징으로 하는 복합 반도체 메모리 장치의 자기 테스트 회로.
  5. 제2 항에 있어서, 상기 BIST 장치는
    상기 메모리 입력 데이터와 메모리 출력 데이터가 서로 다를 때의 메모리의 어드레스를 저장하는 불량 어드레스 표시부를 더 구비하는 것을 특징으로 하는 복합 반도체 메모리 장치의 자기 테스트 회로.
  6. 제5 항에 있어서, 상기 불량 어드레스 표시부는
    상기 메모리의 불량이 발생할 때까지의 발생 클락수를 카운팅하는 클락 카운터; 및
    상기 클락 카운터의 발생 클락수를 저장하는 클락수 레지스터를 구비하는 것을 특징으로 하는 복합 반도체 메모리 장치의 자기 테스트 회로.
  7. 제2 항에 있어서, 상기 BIST 장치는
    상기 BIST 정보 신호 발생부와 상호 통신하여 상기 메모리의 리프레쉬 모드시 리프레쉬 수를 카운팅하는 리프레쉬 카운터를 더 구비하는 것을 징으로 하는 복합 반도체 메모리 장치의 자기 테스트 회로.
  8. 제1 항에 있어서, 상기 스위치 먹서부는
    상기 로직클락신호와 상기 외부클락신호를 입력하여, 노말 모드에서는 상기 로직클락신호를 BIST 모드에서는 상기 외부클락신호를 상기 메모리에 제공하는 클락 먹서: 및
    상기 로직정보신호와 상기 BIST 정보신호를 입력신호로 하여, 노말 모드에서는 상기 로직클락신호에 의하여 발생되는 신호를, BIST 모드에서는 상기 BIST 정보신호에 의하여 발생되는 신호를 상기 메모리에 제공하는 입력 먹서를 구비하는 것을 특징으로 하는 복합 반도체 메모리 장치의 자기 테스트 회로.
  9. 다수의 뱅크들로 이루어진 메모리와 로직이 하나의 칩상에서 구현되는 복합 반도체 메모리 장치의 메모리 불량여부를 테스트하는 자기 테스트 방법에 있어서,
    A) 다수의 뱅크들에 인터리브 방식으로 메모리를 테스트하여 불량여부를 판정하는 단계;
    B) A)단계에서 불량 뱅크가 존재하는 것으로 판정되는 경우, 각 뱅크별 테스트 방식을 이용하여 모든 AC 파라미터들을 최소 마진 조건으로 메모리를 테스트하여 불량여부를 판정하는 단계;
    C) B)단계에서 불량 뱅크가 존재하는 것으로 판정되는 경우, 뱅크별 테스트 방식을 이용하여 모든 AC 파라미터들을 최대 마진 조건으로 메모리를 테스트하여 불량여부를 판정하는 단계;
    D) C)단계에서 불량이 존재하지 않는 것으로 판정되는 경우, 각 뱅크별로 각 AC 파라미터별로 제약 조건을 가해 불량여부를 테스트하는 단계;
    E) D)단계에서 불량이 발생하는 제약 조건들을 감지하는 단계; 및
    F) A)단계에서 불량 뱅크가 존재하지 않는 것으로 판정되는 경우에는 양호한 메모리로 판정하며, B)단계에서 불량 뱅크가 존재하지 않는 것으로 판정되는 경우에는 인터리브 조건에서 불량을 발생시키는 것으로 판정하며, C)단계에서 불량이 존재하는 것으로 판정되는 경우에는 메모리는 실제 동작 속도에서 제대로 동작하지 않는 것으로 판정하는 단계를 구비하는 것을 특징으로 하는 복합 반도체 메모리 장치의 자기 테스트 방법.
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