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KR101015357B1 - 정전파괴 방지구조를 갖는 마스터 글래스 - Google Patents

정전파괴 방지구조를 갖는 마스터 글래스 Download PDF

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KR101015357B1
KR101015357B1 KR1020090077046A KR20090077046A KR101015357B1 KR 101015357 B1 KR101015357 B1 KR 101015357B1 KR 1020090077046 A KR1020090077046 A KR 1020090077046A KR 20090077046 A KR20090077046 A KR 20090077046A KR 101015357 B1 KR101015357 B1 KR 101015357B1
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conductive
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김재중
박태진
성동영
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Abstract

본 발명은, 정전파괴 방지구조를 갖는 마스터 글래스에 관한 것이다.
본 발명의 마스터 글래스는, 전자소자용 기판에 요구되는 증착패턴에 대응하도록 형성된 제1 도전성 패턴들과, 상기 제1 도전성 패턴들 모두를 전기적으로 연결하는 제2 도전성 패턴을 포함함을 특징으로 한다.

Description

정전파괴 방지구조를 갖는 마스터 글래스{Master Glass Having a Structure Capable of Preventing Damage Caused by Static Electricity}
본 발명은 도전성 패턴이 형성된 마스터 글래스에 관한 것으로, 특히 정전파괴 방지구조를 갖는 마스터 글래스에 관한 것이다.
유기전계발광 표시장치와 같은 다양한 표시장치의 패널들은 마더기판(mother substrate) 상에서 수행되는 증착공정 등을 통해 화소들이 형성된 후, 개개의 패널들로 스크라이빙 되어 제조된다.
증착공정은 증착 마스크를 이용하여 증착장치 내에서 수행되는데, 증착불량을 사전에 방지하기 위해서는 마더기판이 증착장치 내에 투입되기 이전에 증착 마스크의 인장, 증착장치의 성능 및 정상작동 여부를 모니터링해야 한다.
이를 위해, 증착 마스크의 인장 또는 증착 모니터링 등을 위한 도전성 패턴이 형성된 마스터 글래스(master glass)를 증착장치 내에 시험적으로 투입한 후 증착공정을 수행하여 증착장치를 검사하는 방법이 이용될 수 있다.
단, 도전성 패턴이 형성된 마스터 글래스는 정전기에 취약하여 증착장치 내에서 파손되기 쉬운데, 이 경우 마더기판이 증착장치 내에 투입되기 이전에 수행되어야하는 사전 모니터링이 원활히 이루어지지 못하게 된다. 이로 인해, 공정효율이 저하되고 불량발생이 증가할 우려가 있다.
따라서, 본 발명의 목적은 정전파괴 방지구조를 갖는 마스터 글래스를 제공하는 것이다.
이와 같은 목적을 달성하기 위하여 본 발명은 전자소자용 기판에 요구되는 증착패턴에 대응하도록 형성된 제1 도전성 패턴들과, 상기 제1 도전성 패턴들 모두를 전기적으로 연결하는 제2 도전성 패턴을 포함하는 마스터 글래스를 제공한다.
여기서, 상기 전자소자용 기판은 복수의 유기전계발광 표시패널을 제조하기 위한 마더기판으로 설정될 수 있다. 그리고, 상기 증착패턴은 상기 복수의 유기전계발광 표시패널 각각의 발광부들에 형성되는 유기막 증착을 위한 패턴으로 설정되고, 상기 제1 도전성 패턴들은 상기 발광부들에 대응하는 영역이 개구되도록 상기 발광부들 사이의 영역에 형성될 수 있다. 특히, 상기 제1 도전성 패턴들은 상기 유기전계발광 표시패널에 대응하는 셀 단위로 서로 연결되도록 상기 발광부들 사이에 대응하는 영역에 격자형태로 형성될 수 있다. 또한, 상기 제1 도전성 패턴들은 상기 전자소자용 기판의 영역 중 상기 복수의 유기전계발광 표시패널 각각의 내부에 대응하는 셀 영역 내에 형성되고, 상기 제2 도전성 패턴은 상기 셀 사이의 데드 스페이스 영역에 형성되어, 상기 셀 영역 내에 형성된 상기 제1 도전성 패턴들을 전기적으로 연결할 수 있다.
또한, 상기 제1 도전성 패턴들과 상기 제2 도전성 패턴은 동일한 물질로 일체로 형성될 수 있다. 여기서, 상기 제1 도전성 패턴들과 상기 제2 도전성 패턴은 동일한 금속재질로 형성될 수 있다.
또한, 상기 제2 도전성 패턴은 상기 제1 도전성 패턴들을 둘러싸도록 상기 마스터 글래스의 외곽에 형성되는 쇼팅바 패턴을 포함할 수 있다.
또한, 상기 전자소자용 기판은 표시패널을 제조하기 위한 증착기판으로 설정되고, 상기 제1 도전성 패턴들 및 상기 제2 도전성 패턴은 상기 증착패턴에 대응하는 영역을 제외한 나머지 영역에 위치되어 서로 전기적으로 연결될 수 있다.
이와 같은 본 발명에 의하면, 전자소자용 기판에 요구되는 증착패턴에 대응하는 마스터 글래스의 도전성 패턴들이 모두 전기적으로 연결되도록 함으로써, 정전기에 의해 마스터 글래스가 파손되는 것을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 도전성 패턴이 형성된 마스터 글래스의 일례를 도시한 평면도이고, 도 2는 전자소자용 기판의 일례를 도시한 평면도이다. 그리고, 도 3은 도 1의 A 영 역을 확대 도시한 평면도이다.
우선, 도 1을 참조하면, 마스터 글래스(100)는 전자소자용 기판에 요구되는 증착패턴에 대응하도록 형성된 제1 도전성 패턴들(110)을 포함한다.
여기서, 마스터 글래스(100)는 증착공정을 포함하여 제조되는 전자소자용 기판의 증착공정에 앞서 증착장치 내에 시험적으로 투입되어 증착공정이 수행되는 기판으로, 전자소자용 기판에 증착해야하는 증착패턴에 대응하도록 제작된다.
이를 위해, 마스터 글래스(100)는 전자소자용 기판과 동일 또는 유사한 크기나 재질의 기판으로 선택되고, 제1 도전성 패턴들(110)은 증착패턴에 대응하는 패턴으로 형성될 수 있다.
전자소자용 기판은 표시패널을 제조하기 위한 증착기판 등으로 설정될 수 있는데, 이 경우 제1 도전성 패턴들(110)은 마스터 글래스(100)에 대한 시험증착이 완료된 이후 실제적으로 증착공정이 수행되어야 할 표시패널의 구성요소에 대응하는 패턴으로 형성된다.
예를 들어, 전자소자용 기판은 유기전계발광 표시패널을 제조하기 위한 기판으로 설정될 수 있는데, 특히 복수의 유기전계발광 표시패널이 하나의 기판 상에서 형성되어 스크라이빙되는 경우 전자소자용 기판은 도 2에 도시된 바와 같이 복수의 유기전계발광 표시패널(210)을 제조하기 위한 마더기판(200)으로 설정될 수 있다.
즉, 유기전계발광 표시패널(210)을 제조하는 과정에서 마더기판(200)에 대한 증착공정에 앞서 이에 대응하는 마스터 글래스(100)를 시험적으로 투입하여 증착을 수행한 다음, 증착이 완료된 마스터 글래스(100)를 현미경 등을 통해 모니터링하면 서 증착장치의 성능 및 정상작동 여부 등을 확인할 수 있다.
예컨대, 마더기판(200) 상에서 각각의 유기전계발광 표시패널(210)의 발광부들(R,G,B 화소의 발광부들; 220)에 발광층 등의 유기막을 증착하기에 앞서, 유기막 증착공정을 수행하기 위한 증착장치 내에 마스터 글래스(100)를 시험적으로 투입하여 증착공정을 수행함으로써 증착장치를 검사할 수 있다.
이 경우, 마스터 글래스(100)는, 각각의 유기전계발광 표시패널의 발광부들(220)에 대응하는 영역이 개구되도록 발광부들(220) 사이의 영역에 형성된 제1 도전성 패턴들(110)을 포함할 수 있다.
즉, 제1 도전성 패턴들(110)은 도 3에 도시된 바와 같이 전자소자용 기판에 증착될 증착패턴에 대응하는 개구부(110a)를 가지며, 각각의 유기전계발광 표시패널(210)에 대응하는 셀 단위(120)로는 서로 연결되는 격자형태로 형성될 수 있다.
즉, 하나의 유기전계발광 표시패널(210)에 대응하는 하나의 셀(120) 내에 형성된 제1 도전성 패턴(110)은 유기전계발광 표시패널의 발광부들(220)에 대응하는 격자형태를 가지도록 각 발광부들(220) 사이의 영역에 대응하여 배치될 수 있다.
그리고, 마스터 글래스(100) 전체적으로는, 마더기판(200)에 형성되는 각각의 유기전계발광 표시패널(210)에 대응하는 복수의 셀(120) 내에 제1 도전성 패턴들(110)이 반복적으로 형성될 수 있다.
이와 같은 마스터 글래스(100)는 증착장치 내에 시험적으로 투입되어 증착공정이 수행되고, 이에 따라 얻어진 증착결과를 통해 증착장치의 성능 및 정상작동 여부 등을 확인할 수 있다.
한편, 마스터 글래스(100)는 전술한 증착 모니터링 외에도 증착 이전상태에서의 제1 도전성 패턴들(110) 및/또는 증착 이후상태의 증착패턴들과의 비교를 통한 증착 마스크의 인장에도 이용될 수 있다.
여기서, 증착 마스크의 인장은 유기전계발광 표시장치의 유기막 등을 형성하기 위한 복수의 파인 메탈 마스크(Fine Metal Mask, FMM)를 마더기판(200)에 대응하는 크기로 조립하는 조립공정까지 아울러 지칭하기로 한다.
이 경우, 증착장치 내에 투입되기 이전 상태의 마스터 글래스(100)에 형성된 제1 도전성 패턴들(110)을 참조하여 파인 메탈 마스크를 조립함과 아울러 조립결과를 확인할 수 있어, 파인 메탈 마스크의 조립 효율을 높일 수 있다.
또한, 증착장치 내에 투입되어 시험증착이 완료된 마스터 글래스(100) 역시 파인 메탈 마스크의 조립에 이용될 수 있음은 물론이다.
즉, 마스터 글래스(100)는 증착 마스크의 인장 및 증착 모니터링을 포함하여 다양한 용도로 유용하게 활용될 수 있다.
단, 제1 도전성 패턴들(110)은 대표적으로는 금속재질로 형성될 수 있는데, 각각의 셀(120) 내에서는 전기적으로 연결되지만 다른 셀(120)과는 전기적으로 격리되므로 정전기에 취약하다는 단점을 가진다.
따라서, 본 발명의 보다 바람직한 실시예에서는 이를 방지하기 위하여 마스터 글래스(100) 상의 제1 도전성 패턴들(110)을 모두 전기적으로 연결하며 이에 대한 상세한 설명은 도 4 및 도 5를 참조하여 후술하기로 한다.
도 4는 본 발명의 바람직한 실시예에 의한 마스터 글래스의 일례를 도시한 평면도이다. 그리고, 도 5는 도 4의 B 영역을 확대 도시한 평면도이다. 편의상, 도 4 및 도 5에서, 도 1 및 도 3과 동일 또는 유사한 부분은 동일한 부호로 표기하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 4 및 도 5를 참조하면, 본 발명의 바람직한 실시예에 의한 마스터 글래스(100')는 제1 도전성 패턴들(110)을 모두 전기적으로 연결하는 제2 도전성 패턴(130)을 포함한다.
보다 구체적으로, 제1 도전성 패턴들(110)은 전자소자용 기판의 영역 중 복수의 유기전계발광 표시패널 각각의 내부에 대응하는 셀(120) 영역 내에 형성된다.
그리고, 제2 도전성 패턴(130)은 셀들(120) 사이의 데드 스페이스 영역에 전체적으로 연결되도록 형성되어, 각각의 셀(120) 영역 내에 형성된 제1 도전성 패턴들(110)을 모두 전기적으로 연결한다.
또한, 제2 도전성 패턴(130)은 마스터 글래스(100')의 외곽에서 제1 도전성 패턴들(110)을 둘러싸도록 형성되는 쇼팅바 패턴(130a)을 포함하도록 형성되어 제1 도전성 패턴들(110)을 보다 안정적으로 연결할 수 있다.
여기서, 설명의 편의를 위하여 제2 도전성 패턴(130)과 쇼팅바 패턴(130a)을 별도의 부호로 표기하였지만 실제로 이들은 일체화된 하나의 구성요소로 간주될 수 있다.
또한, 명확한 설명을 위하여 제1 도전성 패턴들(110)과 제2 도전성 패턴(130)도 구분하여 설명하였지만 이들도 동일한 물질로 일체로 형성될 수 있음은 물론이다. 예컨대, 제1 도전성 패턴들(110)과 제2 도전성 패턴(130)은 동일한 금속재질로 마스터 글래스(100') 상에 일체화되어 형성될 수 있다.
전술한 바와 같이, 본 발명에 의하면 마스터 글래스(100') 상의 모든 도전성 패턴들(110, 130)은 전자소자용 기판의 증착패턴(일례로, 도 2의 마더기판(200)의 발광부(220) 패턴)에 대응하는 영역을 제외한 나머지 영역에 위치되어 서로 전기적으로 연결된다.
즉, 본 발명의 마스터 글래스(100') 상에 형성된 도전성 패턴들(110, 130)은 모두 전기적으로 연결되어 등전위 상태를 유지하게 된다. 이에 따라, 정전기 발생이 억제되어 정전기에 의한 마스터 글래스(100')의 파손을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형예가 가능함을 이해할 수 있을 것이다.
도 1은 도전성 패턴이 형성된 마스터 글래스의 일례를 도시한 평면도이다.
도 2는 전자소자용 기판의 일례를 도시한 평면도이다.
도 3은 도 1의 A 영역을 확대 도시한 평면도이다.
도 4는 본 발명의 바람직한 실시예에 의한 마스터 글래스의 일례를 도시한 평면도이다.
도 5는 도 4의 B 영역을 확대 도시한 평면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 100': 마스터 글래스 110, 130: 도전성 패턴
120: 마스터 글래스의 셀 200: 마더기판
210: 유기전계발광 표시패널 220: 발광부

Claims (9)

  1. 전자소자용 기판에 요구되는 증착패턴에 대응하도록 형성된 제1 도전성 패턴들과,
    상기 제1 도전성 패턴들 모두를 전기적으로 연결하는 제2 도전성 패턴을 포함하는 마스터 글래스.
  2. 제1항에 있어서,
    상기 전자소자용 기판은 복수의 유기전계발광 표시패널을 제조하기 위한 마더기판인 마스터 글래스.
  3. 제2항에 있어서,
    상기 증착패턴은 상기 복수의 유기전계발광 표시패널 각각의 발광부들에 형성되는 유기막 증착을 위한 패턴으로 설정되고,
    상기 제1 도전성 패턴들은 상기 발광부들에 대응하는 영역이 개구되도록 상기 발광부들 사이의 영역에 형성된 마스터 글래스.
  4. 제3항에 있어서,
    상기 제1 도전성 패턴들은 상기 유기전계발광 표시패널에 대응하는 셀 단위로 서로 연결되도록 상기 발광부들 사이에 대응하는 영역에 격자형태로 형성된 마 스터 글래스.
  5. 제2항에 있어서,
    상기 제1 도전성 패턴들은 상기 전자소자용 기판의 영역 중 상기 복수의 유기전계발광 표시패널 각각의 내부에 대응하는 셀 영역 내에 형성되고,
    상기 제2 도전성 패턴은 상기 셀 사이의 데드 스페이스 영역에 형성되어, 상기 셀 영역 내에 형성된 상기 제1 도전성 패턴들을 전기적으로 연결하는 마스터 글래스.
  6. 제1항에 있어서,
    상기 제1 도전성 패턴들과 상기 제2 도전성 패턴은 동일한 물질로 일체로 형성된 마스터 글래스.
  7. 제6항에 있어서,
    상기 제1 도전성 패턴들과 상기 제2 도전성 패턴은 동일한 금속재질로 형성된 마스터 글래스.
  8. 제1항에 있어서,
    상기 제2 도전성 패턴은 상기 제1 도전성 패턴들을 둘러싸도록 상기 마스터 글래스의 외곽에 형성되는 쇼팅바 패턴을 포함하는 마스터 글래스.
  9. 제1항에 있어서,
    상기 전자소자용 기판은 표시패널을 제조하기 위한 증착기판으로 설정되고, 상기 제1 도전성 패턴들 및 상기 제2 도전성 패턴은 상기 증착패턴에 대응하는 영역을 제외한 나머지 영역에 위치되어 서로 전기적으로 연결되는 마스터 글래스.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060133241A (ko) * 2005-06-20 2006-12-26 삼성전자주식회사 액정표시장치, 이에 사용되는 박막트랜지스터기판 및 이의제조방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3556366A (en) * 1969-05-01 1971-01-19 Teletype Corp Methods of severing materials employing a thermal shock
JPH08148770A (ja) * 1994-11-15 1996-06-07 Sharp Corp 配線基板
JP2001237073A (ja) * 2000-02-24 2001-08-31 Tohoku Pioneer Corp 多面取り用メタルマスク及びその製造方法
US6738034B2 (en) * 2000-06-27 2004-05-18 Hitachi, Ltd. Picture image display device and method of driving the same
GB0119299D0 (en) * 2001-08-08 2001-10-03 Koninkl Philips Electronics Nv Electrostatic discharge protection for pixellated electronic device
JP4367018B2 (ja) * 2002-06-18 2009-11-18 東レ株式会社 統合マスクの組立装置と組立方法。
JP4493926B2 (ja) * 2003-04-25 2010-06-30 株式会社半導体エネルギー研究所 製造装置
US20060225463A1 (en) * 2003-07-31 2006-10-12 Takaki Sugimoto Master mold for duplicating fine structure and production method thereof
JP4424932B2 (ja) * 2003-07-31 2010-03-03 スリーエム イノベイティブ プロパティズ カンパニー 微細構造体複製用母型ならびに母型及び可とう性成形型の製造方法
KR101157983B1 (ko) 2005-12-26 2012-06-25 엘지디스플레이 주식회사 박막 패턴의 제조방법 및 이를 이용한 평판표시소자의제조방법
KR101175809B1 (ko) 2006-02-02 2012-09-13 엘지전자 주식회사 평판 디스플레이용 패턴마스터 제작방법
JP2007265850A (ja) * 2006-03-29 2007-10-11 Konica Minolta Holdings Inc 有機エレクトロルミネッセンス素子の製造方法及び製造装置
GB0610806D0 (en) * 2006-06-01 2006-07-12 Filtronic Compound Semiconduct A method of correcting for pattern run out
US7348643B2 (en) * 2006-06-06 2008-03-25 Texas Instruments Incorporated Semiconductor dual guardring arrangement

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060133241A (ko) * 2005-06-20 2006-12-26 삼성전자주식회사 액정표시장치, 이에 사용되는 박막트랜지스터기판 및 이의제조방법

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