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KR100991623B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

반도체 디바이스 및 그 제조 방법 Download PDF

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KR100991623B1
KR100991623B1 KR1020080078310A KR20080078310A KR100991623B1 KR 100991623 B1 KR100991623 B1 KR 100991623B1 KR 1020080078310 A KR1020080078310 A KR 1020080078310A KR 20080078310 A KR20080078310 A KR 20080078310A KR 100991623 B1 KR100991623 B1 KR 100991623B1
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semiconductor
semiconductor die
conductive
pattern
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정동진
차세웅
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김진성
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앰코 테크놀로지 코리아 주식회사
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Abstract

본 발명은 복수의 반도체 다이의 길이보다 길게 형성되는 복수의 인터포저의 회로 패턴 또는 복수의 반도체 다이 각각으로부터 복수의 인캡슐런트 각각으로 연장되어 재패턴화된 복수의 연결 패턴을 이용하여, 반도체 디바이스의 입출력 신호를 팬아웃(fan out) 및 팬인(fan in) 할 수 있는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
본 발명에 따른 반도체 디바이스는 상면에 다수의 도전성 패턴을 가지며, 하면에 상기 도전성 패턴과 전기적으로 연결된 다수의 랜드를 가지는 서브스트레이트; 상기 서브스트레이트의 상부에 적층되는 복수의 반도체 다이; 회로 패턴을 가지며, 인접한 상기 복수의 반도체 다이 사이에 개재되는 복수의 인터포저; 상기 복수의 반도체 다이와 상기 복수의 인터포저를 감싸도록, 상기 서브스트레이트의 상부에 형성되는 인캡슐런트; 및 상기 인캡슐런트와 상기 복수의 인터포저를 관통하도록 형성되어, 일단이 상기 도전성 패턴과 전기적으로 연결되고, 타단이 상기 인캡슐런트의 외부로 노출된 TMV(Through Mold Via)를 포함하며, 상ㆍ하로 마주보는 상기 반도체 다이와 상기 서브스트레이트가 상기 도전성 패턴을 통해 전기적으로 연결되며, 상ㆍ하로 마주보는 상기 반도체 다이와 상기 인터포저가 상기 회로 패턴을 통해 전기적으로 연결되며, 상기 회로 패턴과 상기 TMV가 전기적으로 연결되는 것을 특징으로 한다.
인터포저, 팬아웃, 반도체 다이, 인캡슐런트, TMV

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND FABRICATING　METHOD THEREOF}
본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것이다.
최근 전자 제품들은 반도체 디바이스를 이용하여 제작되고 있다. 또한, 이러한 제품들은 크기는 작아질 것이 요구되는 반면, 그 기능은 증가될 것이 요구되고 있다. 또한, 이러한 추세에 따라서, 제품을 구성하는 반도체 디바이스 역시 경박단소화가 요구되고 있다.
그리고 반도체 디바이스의 크기를 줄이기 위한 방법으로 반도체 디바이스 자체의 크기를 줄이는 한편, 다수의 반도체 다이를 하나의 반도체 디바이스 내에서 스택하는 방법이 개발되었다.
그런데 반도체 디바이스는 일반적으로 반도체 다이의 하면으로 드러난 솔더볼 또는 랜드를 통해서 외부의 회로 기판과 연결된다. 따라서, 반도체 디바이스의 자체의 크기가 작아지면, 입출력 단자를 형성하기 위한 공간이 제약된다. 결국, 반 도체 디바이스의 크기를 줄이면 반도체 디바이스의 다양한 기능이 어렵다.
또한, 하나의 반도체 디바이스 내에 다수의 반도체 다이를 스택하면, 각 반도체 다이에 전기적 신호를 입출력하기 위한 입출력 단자들의 수가 증가하게 된다. 그러나, 반도체 디바이스 내에서 입출력 단자를 증가시킴에 있어서는 공간적인 한계를 갖게 된다.
따라서, 반도체 디바이스의 크기를 줄이면, 입출력 단자를 형성하기 어렵다는 문제가 있다. 이러한 문제는 솔더볼을 이용한 입출력 단자를 형성하는 경우, 솔더볼 자체의 부피로 인하여 더욱 두드러지게 된다.
한편, 이를 해결하기 위하여, 반도체 디바이스의 상부에 반도체 디바이스를 스택하는 POP(package on package) 기술 또는, 반도체 디바이스의 내부에 반도체 디바이스를 실장하는 PIP(package in packge) 기술이 개발되었으나, 반도체 디바이스의 입출력 단자가 반도체 디바이스의 하부면에 형성되어 있게 때문에 이러한 기술들 역시 입출력 단자를 확보하기 어렵고, 스택하는 것이 어려운 문제가 있다.
본 발명의 목적은 복수의 반도체 다이의 길이보다 길게 형성되는 복수의 인터포저의 회로 패턴 또는 복수의 반도체 다이 각각으로부터 복수의 인캡슐런트 각각으로 연장되어 재패턴화된 복수의 연결 패턴을 이용하여, 반도체 디바이스의 입출력 신호를 팬아웃(fan out) 및 팬인(fan in) 할 수 있는 반도체 디바이스 및 그 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 반도체 디바이스는 상면에 다수의 도전성 패턴을 가지며, 하면에 상기 도전성 패턴과 전기적으로 연결된 다수의 랜드를 가지는 서브스트레이트; 상기 서브스트레이트의 상부에 적층되는 복수의 반도체 다이; 회로 패턴을 가지며, 인접한 상기 복수의 반도체 다이 사이에 개재되는 복수의 인터포저; 상기 복수의 반도체 다이와 상기 복수의 인터포저를 감싸도록, 상기 서브스트레이트의 상부에 형성되는 인캡슐런트; 및 상기 인캡슐런트와 상기 복수의 인터포저를 관통하도록 형성되어, 일단이 상기 도전성 패턴과 전기적으로 연결되고, 타단이 상기 인캡슐런트의 외부로 노출된 TMV(Through Mold Via)를 포함하며, 상ㆍ하로 마주보는 상기 반도체 다이와 상기 서브스트레이트가 상기 도전성 패턴을 통해 전기적으로 연결되며, 상ㆍ하로 마주보는 상기 반도체 다이와 상기 인터포저가 상기 회로 패턴을 통해 전기적으로 연결되며, 상기 회로 패턴과 상기 TMV가 전기적으로 연결되는 것을 특징으로 한다.
상기 반도체 다이의 하면에는 복수의 본드 패드가 형성되며, 상기 복수의 본드 패드에 도전성 범프가 형성될 수 있다.
상기 상ㆍ하로 마주보는 상기 반도체 다이와 상기 서브스트레이트 사이에서 상기 도전성 패턴과 상기 도전성 범프가 서로 접촉할 수 있다.
상기 복수의 인터포저의 길이가 상기 복수의 반도체 다이의 길이보다 길 수 있다.
상기 인터포저의 회로 패턴은 상기 인터포저에 상측에 형성되며, 상기 인터포저의 가장자리까지 연장된 제 1 회로 패턴; 상기 인터포저에 하측에 형성된 제 2 회로 패턴; 및 상기 제 1 회로 패턴과 상기 제 2 회로 패턴을 연결하는 제 3 회로 패턴을 포함하며, 상기 제 1 회로 패턴과 상기 TMV가 연결될 수 있다.
상기 상ㆍ하로 마주보는 상기 반도체 다이와 상기 인터포저 사이에서 상기 도전성 범프와 상기 제 1 회로 패턴이 서로 접촉할 수 있다.
상ㆍ하로 마주보는 상기 인터포저와 상기 반도체 다이는 접착제에 의해 결합될 수 있다.
상기 TMV는 주석(Sb), 납(Pb), 금(Au), 은(Ag) 구리(Cu), 비스무트(bi) 또는 이들의 합금을 이용하여 형성될 수 있다.
또한, 본 발명의 실시예에 따른 반도체 디바이스는 상기 서브스트레이트의 하부에 형성되어 상기 랜드와 전기적으로 연결되는 솔더볼을 더 포함할 수 있다.
상기 목적을 달성하기 위하여, 본 발명의 또다른 실시예에 따른 반도체 디바 이스는 상면에 다수의 도전성 패턴을 가지며, 하면에 상기 도전성 패턴과 전기적으로 연결된 다수의 랜드를 가지는 서브스트레이트; 상기 서브스트레이트의 상부에 적층되는 복수의 반도체 다이; 상기 서브스트레이트의 상부에 상기 복수의 반도체 다이 각각을 감싸고, 상면이 상기 복수의 반도체 다이 각각의 상면과 동일 평면을 이루도록 형성된 복수의 인캡슐런트; 상기 복수의 반도체 다이 각각의 상면과, 상기 복수의 반도체 다이 각각과 대응되는 상기 복수의 인캡슐런트 각각의 상면에 형성되는 복수의 연결 패턴; 및 상기 복수의 인캡슐런트와 상기 복수의 연결 패턴을 관통하도록 형성되어, 일단이 상기 도전성 패턴과 전기적으로 연결되고, 타단이 상기 복수의 인캡슐런트의 외부로 노출된 TMV(Through Mold Via)를 포함하며, 상ㆍ하로 마주보는 상기 반도체 다이와 상기 서브스트레이트가 상기 도전성 패턴을 통해 전기적으로 연결되며, 상ㆍ하로 마주보는 상기 반도체 다이들이 상기 연결 패턴을 통해 전기적으로 연결되며, 상기 연결 패턴과 상기 TMV가 전기적으로 연결되는 것을 특징으로 한다.
상기 반도체 다이의 하면에는 복수의 본드 패드가 형성되며, 상기 복수의 본드 패드에 도전성 범프가 형성될 수 있다.
상기 상ㆍ하로 마주보는 상기 반도체 다이와 상기 서브스트레이트 사이에서 상기 도전성 패턴과 상기 도전성 범프가 서로 접촉할 수 있다.
상기 상ㆍ하로 마주보는 상기 반도체 다이들 사이에서 상기 도전성 범프와 상기 연결 패턴이 서로 접촉할 수 있다.
상기 복수의 인캡슐런트는 UV 경화성 수지, UV 가소성 수지, 열 경화성 수지 및 열 가소성 수지 중 선택된 어느 하나로 형성될 수 있다.
상기 TMV는 주석(Sb), 납(Pb), 금(Au), 은(Ag) 구리(Cu), 비스무트(bi) 또는 이들의 합금을 이용하여 형성될 수 있다.
또한, 본 발명의 또다른 실시예에 따른 반도체 디바이스는 상기 서브스트레이트의 하부에 형성되어 상기 랜드와 전기적으로 연결되는 솔더볼을 더 포함할 수 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법은 상면에 다수의 도전성 패턴을 가지며, 하면에 상기 도전성 패턴과 전기적으로 연결된 다수의 랜드를 가지는 서브스트레이트를 준비하는 서브스트레이트 준비단계; 하면에 복수의 본드 패드를 갖는 복수의 반도체 다이를 준비하고, 상기 복수의 본드 패드에 도전성 범프를 형성하는 반도체 준비 및 도전성 범프 형성 단계; 회로 패턴을 가지는 복수의 인터포저를 준비하는 인터포저 준비 단계; 상기 복수의 반도체 다이와 상기 복수의 인터포저를 상기 서브스트레이트 상부에 교대로 적층시키는 반도체 다이 및 인터포저 적층 단계; 상기 서브스트레이트의 상부에 상기 복수의 반도체 다이와 상기 복수의 인터포저를 감싸도록 인캡슐레이션하여 인캡슐런트를 형성하는 인캡슐런트 형성 단계; 상기 인캡슐런트의 상부로부터 상기 복수의 인터포저를 관통하여 상기 도전성 패턴에 이르는 관통홀을 형성하는 관통홀 형성 단계; 및 상기 관통홀의 내부에 도전성 물질을 도포하여 TMV(Through Mold Via)를 형성함으로써, 상기 TMV와 상기 회로패턴을 전기적으로 연결하는 TMV 형성 단계를 포함하며, 상기 반도체 다이 및 인터포저 적층 단계는 상ㆍ하로 마주보는 상기 반도체 다이와 상기 서브스트레이트를 상기 도전성 범프와 상기 도전성 패턴을 통해 전기적으로 연결하며, 상ㆍ하로 마주보는 상기 반도체 다이와 상기 인터포저를 상기 도전성 범프와 상기 회로 패턴을 통해 전기적으로 연결하는 것을 특징으로 한다.
상기 인터포저의 회로 패턴은 상기 인터포저에 상측에 형성되고, 상기 인터포저의 가장자리까지 연장된 제 1 회로 패턴; 상기 인터포저에 하측에 형성된 제 2 회로 패턴; 및 상기 제 1 회로 패턴과 상기 제 2 회로 패턴을 연결하는 제 3 회로 패턴을 포함하며, 상기 제 1 회로 패턴과 상기 TMV가 연결될 수 있다.
상기 반도체 다이 및 인터포저 적층 단계는 상ㆍ하로 마주보는 상기 인터포저와 상기 반도체 다이를 접착제에 의해 결합시킬 수 있다.
또한, 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법은 상기 서브스트레이트의 하부에 형성되어 상기 랜드와 전기적으로 연결되는 솔더볼을 형성하는 솔더볼 형성 단계를 더 포함할 수 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법은 상면에 다수의 도전성 패턴을 가지며, 하면에 상기 도전성 패턴과 전기적으로 연결된 다수의 랜드를 가지는 서브스트레이트를 준비하는 서브스트레이트 준비 단계; 하면에 복수의 본드 패드를 갖는 복수의 반도체 다이를 준비하고, 상기 복수의 본드 패드에 도전성 범프를 형성하는 반도체 준비 및 도전성 범프 형성 단계; 상기 서브스트레이트 상부에 상기 복수의 반도체 다이를 적층하는 반도체 다이 적층 단계; 상기 서브스트레이트의 상부에 상기 복수의 반도체 다이 각각을 감싸 고, 상면이 상기 복수의 반도체 다이 각각의 상면과 동일평면을 이루도록 인캡슐레이션하여 복수의 인캡슐런트를 형성하는 인캡슐런트 형성 단계; 상기 복수의 반도체 다이 각각의 상면과, 상기 복수의 반도체 다이 각각과 대응되는 상기 복수의 인캡슐런트 각각의 상면에 복수의 연결 패턴을 형성하는 연결 패턴 형성 단계; 상기 복수의 인캡슐런트와 상기 복수의 연결 패턴을 관통하는 관통홀을 형성하는 관통홀 형성 단계; 및 상기 관통홀의 내부에 도전성 물질을 도포하여 TMV(Through Mold Via)를 형성함으로써, 상기 TMV와 상기 연결 패턴을 전기적으로 연결하는 TMV 형성 단계를 포함하며, 상기 반도체 다이 적층 단계는 상기 반도체 다이와 상기 서브스트레이트를 상기 도전성 범프와 상기 도전성 패턴을 통해 전기적으로 연결하고, 상ㆍ하로 마주보는 상기 반도체 다이들을 상기 도전성 범프와 상기 연결 패턴을 통해 전기적으로 연결하는 것일 수 있다.
상기 반도체 다이 적층 단계, 상기 인캡슐런트 형성 단계 및 상기 연결 패턴 형성 단계가 순차적으로 반복되어, 상기 복수의 반도체 다이가 적층되고, 상기 복수의 인캡슐런트가 형성되고, 상기 복수의 연결 패턴이 형성될 수 있다.
상기 반도체 다이 적층 단계는 상ㆍ하로 마주보는 상기 반도체 다이들 사이에서 상기 도전성 범프와 상기 연결 패턴을 접촉시키는 과정을 포함할 수 있다.
또한, 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법은 상기 서브스트레이트의 하부에 형성되어 상기 랜드와 전기적으로 연결되는 솔더볼을 형성하는 솔더볼 형성 단계를 더 포함할 수 있다.
본 발명의 실시예에 따른 반도체 디바이스 및 그 제조 방법은 복수의 반도체 다이의 길이보다 길게 형성되는 복수의 인터포저의 회로 패턴 또는 복수의 반도체 다이 각각으로부터 복수의 인캡슐런트 각각으로 연장되어 재패턴화된 복수의 연결 패턴을 이용하여, 반도체 디바이스의 입출력 신호를 팬아웃(fan out) 및 팬인(fan in) 할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 디바이스 및 그 제조 방법은 인캡슐런트와 복수의 인터포저를 관통하여 복수의 인터포저와 전기적으로 연결되는 TMV 또는 복수의 인캡슐런트와 복수의 연결 패턴을 관통하여 복수의 연결 패턴과 전기적으로 연결되는 TMV를 이용하여, 복수의 반도체 다이를 반도체 디바이스의 하부뿐 아니라 상부에 전기적으로 접촉하는 외부 회로에 전기적으로 연결시켜 전기적 신호가 입출력될 수 있도록 할 수 있다. 이에 따라, 본 발명의 실시예에 따른 반도체 디바이스 및 그 제조 방법은 입출력 단자 수를 증가시킴으로써, 고기능화시킬 수 있다.
또한, 본 발명의 실시예에 따른 반도체 디바이스 및 그 제조 방법은 복수의 반도체 다이의 외부에 복수의 인터포저를 관통하는 TMV 또는 복수의 반도체 다이의 외부에 상기 복수의 연결 패턴을 관통하는 TMV를 이용하여, 반도체 디바이스의 상부 하부 간 전기적인 상호접속(interconnection)을 용이하게 가능하게 함으로써, 제조 수율을 높일 수 있으며 제조 공정을 용이하게 할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 디바이스 및 그 제조 방법은 인캡슐 런트와 복수의 인터포저를 관통하는 비아홀에 도전성 물질을 한번에 도포하여 TMV를 형성하거나 또는 복수의 인캡슐런트와 복수의 연결 패턴을 관통하는 비아홀에 도전성 물질을 한번에 도포하여 TMV를 형성함으로써, 제조 공정을 단순화할 수 있으며 제조 공정의 신뢰성을 향상시킬 수 있다.
이하에서 첨부된 도면과 실시예를 참조하여 본 발명에 따른 반도체 패키지 제조 방법에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 서브스트레이트(110), 복수의 반도체 다이(120, 122, 124, 126), 복수의 도전성 범프(131, 132, 133, 134), 접착제(141, 142, 143), 복수의 인터포저(150, 152, 154), 인캡슐런트(160) 및 TMV(Through Mold Via; 180)를 포함한다. 또한, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 솔더볼(190)을 더 포함할 수 있다.
상기 서브스트레이트(110)는 대략 플레이트 형상을 가진다. 상기 서브스트레이트(110)는 상기 서브스트레이트(110)를 관통하는 다수의 도전성 비아(111), 상면에 형성되어 상기 도전성 비아(111)와 전기적으로 연결된 다수의 도전성 패턴(112), 하부에 형성되어 상기 도전성 비아(111)와 전기적으로 연결된 다수의 랜드(113)를 포함한다. 또한, 상기 랜드(113)는 상기 서브스트레이트(110)의 하부로 노출될 영역을 제외하고는 솔더 마스크(미도시)로 덮여져 형성될 수 있다.
상기 복수의 반도체 다이(120, 122, 124, 126)는 상기 서브스트레이트(110)의 상부에 적층된다. 상기 복수의 반도체 다이(120, 122, 124, 126)는 실리콘 기판상에 다수의 트랜지스터, 저항, 캐패시터 등이 집적되어 있는 회로를 말한다. 상기 복수의 반도체 다이(120, 122, 124, 126)는 기계를 제어하거나 정보를 기억하는 일 등을 수행한다. 여기서, 상기 복수의 반도체 다이(120, 122, 124, 126)는 제 1 반도체 다이(120), 제 2 반도체 다이(122), 제 3 반도체 다이(124) 및 제 4 반도체 다이(126)로 구분하기로 한다. 본 발명의 실시예에서는 반도체 다이를 4개로 도시하였지만, 그 이하 및 이상도 가능하므로 여기서 반도체 다이의 개수를 한정하는 것은 아니다. 또한, 반도체 다이(120, 122, 124, 126) 전체가 범프형의 다이로 도시되었지만, 제 4 반도체 다이(126)는, 도전성 와이어에 의해 회로 기판과 전기적으로 연결되는 일반적인 반도체 다이 또는 반도체 다이 자체를 관통하여 형성된 비아를 통해 회로 기판과 전기적으로 연결되는 TSV(through Silocon Via) 형의 반도체 다이를 이용할 수 있다. 물론, 반도체 다이(120, 122, 124, 126) 전체가 TSV 형의 반도체 다이를 이용할 수도 있다.
상기 복수의 반도체 다이(120, 122, 124, 126) 각각은 하면에 형성된 복수의 본드 패드(120a, 122a, 124a, 126a)를 포함한다. 상기 복수의 본드 패드(120a, 122a, 124a, 126a)는 돌출된 것으로 도시되어 있으나, 설명의 편의를 위한 것이며, 실제로는 상기 복수의 반도체 다이(120, 122, 124, 126)의 내부에 형성될 수 있다. 여기서, 상기 복수의 본드 패드(120a, 122a, 124a, 126a)는 제 1 본드 패드(120a), 제 2 본드 패드(122a), 제 3 본드 패드(124a) 및 제 4 본드 패드(126a)로 구분하기 로 한다.
상기 복수의 도전성 범프(131, 132, 133, 134)는 상기 복수의 본드 패드(120a, 122a, 124a, 126a)에 형성된다. 여기서, 상기 복수의 도전성 범프(131, 132, 133, 134)는 제 1 도전성 범프(131), 제 2 도전성 범프(132), 제 3 도전성 범프(133) 및 제 4 도전성 범프(134)로 구분하기로 한다.
상기 제 1 도전성 범프(131)는 상ㆍ하로 마주보는 반도체 다이와 서브스트레이트, 즉 상기 제 1 반도체 다이(120)와 상기 서브스트레이트(110) 사이에 접촉하여, 상기 제 1 반도체 다이(120)와 상기 서브스트레이트(110)를 전기적으로 연결한다. 상기 제 2 내지 제 4 도전성 범프(132, 133, 134)는 상ㆍ하로 마주보는 반도체 다이와 후술될 인터포저, 즉 상기 제 2 내지 제 4 반도체 다이(122, 124 126) 각각과 후술될 복수의 인터포저(150,152,154) 각각의 사이에 접촉하여, 상기 제 2 내지 제 4 반도체 다이(122, 124 126) 각각과 후술될 복수의 인터포즈(150,152,154) 각각을 전기적으로 연결한다.
상기 접착제(141, 142, 143)는 상ㆍ하로 마주보는 인터포저와 반도체 다이, 즉 후술될 인터포저(150, 152, 154) 각각과 제 1 내지 제 3 반도체 다이(120, 122, 124) 각각에 개재되어 후술될 인터포저(150, 152, 154) 각각과 제 1 내지 제 3 반도체 다이(120, 122, 124) 각각을 결합시킨다.
상기 복수의 인터포저(150, 152, 154)는 복수의 반도체 다이(120, 122, 124, 126)의 길이보다 길게 형성되어, 인접한 반도체 다이 사이, 즉 제 1 및 제 2 반도체 다이(120, 122) 사이, 제 2 및 제 3 반도체 다이(122, 124) 사이, 제 3 및 제 4 반도체 다이(124, 126) 사이에 개재된다. 이러한 복수의 인터포저(150, 152, 154)는 복수의 반도체 다이(120, 122, 124, 126)와 상하로 중첩하지 않는 영역을 가지도록 하여, 후술될 TMV(180)가 상기 복수의 인터포저(150, 152, 154)만을 관통가능하도록 한다.
상기 복수의 인터포저(150, 152, 154)는 인쇄 회로 기판, 회로 테이프, 회로 필름 또는 그 등가물로 이루어짐이 가능하며, 여기서 그 종류를 한정하는 것은 아니다. 여기서, 상기 복수의 인터포저(150, 152, 154)는 제 1 인터포저(150), 제 2 인터포저(152) 및 제 3 인터포저(154)로 구분하기로 한다.
상기 제 1 인터포저(150)는 상기 제 2 반도체 다이(122)와, 상기 제 2 인터포저(152)는 상기 제 3 반도체 다이(124)와, 상기 제 3 인터포저(154)는 상기 제 4 반도체 다이(126)와 전기적으로 연결된다. 이를 위해, 상기 복수의 인터포저(150, 152, 154)는 각각 회로 패턴(151, 153, 155)을 가진다. 여기서, 인터포저에 대한 구체적인 설명은 제 1 인터포저(150)를 예로 들어 자세히 설명하기로 한다.
상기 제 1 인터포저(150)의 회로 패턴(151)은 상부에 형성된 제 1 회로 패턴(151a), 하측에 형성된 제 2 회로 패턴(151b), 상기 제 1 회로 패턴(151a)과 제 2 회로 패턴(151b)을 연결하는 제 3 회로 패턴(151c)을 포함한다.
상기 제 1 인터포저(150)의 제 1 회로 패턴(151a)과 제 2 회로 패턴(151b)은 서로 다른 평면상에 형성되며, 상기 제 1 인터포저(150)의 길이방향을 따라 패턴화되어 형성된다. 반면, 상기 제 3 회로 패턴(151c)은 상기 제 1 인터포저(150)의 길이에 수직한 방향으로 형성되어, 상기 제 1 회로 패턴(151a)과 제 2 회로 패 턴(151b)을 전기적으로 연결한다. 여기서, 상기 제 1 인터포저(150)의 제 1 회로 패턴(151a)은 상기 제 2 반도체 다이(122)의 본드패드(122a)에 형성된 제 2 도전성 범프(132)와 접촉하여, 상기 제 2 반도체 다이(122)와 제 1 인터포저(150)를 전기적으로 연결시킨다. 또한, 상기 제 1 인터포저(150)의 제 1 회로 패턴(151a)은 상기 제 1 인터포저(150)의 가장자리까지 연장되어, 상기 제 2 반도체 다이(122)의 외부 방향으로 재패턴화될 수 있다. 따라서, 상기 제 1 인터포저(150)의 제 1 회로 패턴(151a)은 후술될 TMV(180)을 통해 상기 서브스트레이트(110)와 전기적으로 연결될 수 있다.
상기 인캡슐런트(160)는 상기 복수의 반도체 다이(120, 122, 124, 126)와 상기 복수의 인터포저(150, 152, 154)를 감싸도록 상기 서브스트레이트(110)의 상부에 형성된다. 상기 인캡슐런트(160)는 반도체 디바이스(100)의 외형을 유지하며, 상기 복수의 반도체 다이(120, 122, 124, 126) 등을 보호한다. 이를 위해, 상기 인캡슐런트(160)는 통상의 에폭시 수지, 실리콘 수지 또는 그 등가물 중 선택된 어느 하나를 이용한 몰딩 공정에 의해 형성될 수 있다.
상기 TMV(180)는 상기 인캡슐런트(160)와 상기 복수의 인터포저(150, 152, 154)를 관통하도록 형성되어, 일단이 상기 도전성 패턴(112)과 전기적으로 연결되고, 타단이 상기 인캡슐런트(160)의 외부로 노출된다.
이러한 TMV(180)는 상기 복수의 인터포저(150, 152, 154) 각각의 가장자리로 연장되어 재패턴화된 제 1 회로 패턴(151a, 153a, 153a) 각각과 전기적으로 연결된다. 이에 따라, TMV(180)는 상기 복수의 반도체 다이(120, 122, 124, 126)를 반도 체 디바이스(100)의 하부뿐 아니라 상부에 전기적으로 접촉하는 외부 회로에 전기적으로 연결시켜 전기적 신호가 입출력될 수 있도록 함으로써, 반도체 디바이스(100)의 입출력 단자 수를 증가시킬 수 있다. 상기 TMV(180)는 상기 인캡슐런트(160)와 복수의 인터포저(150, 152, 154)를 관통하는 비아홀에 도전성 물질, 예를 들어 주석(Sb), 납(Pb), 금(Au), 은(Ag), 구리(Cu), 비스무트(bi) 또는 이들의 합금을 도포하여 형성될 수 있다.
상기 솔더볼(190)은 상기 서브스트레이트(110)의 랜드(113)에 볼 형상으로 형성될 수 있다. 이러한 솔더볼(190)은 반도체 디바이스(100)를 다른 반도체 디바이스에 스택시킬 때 또는 외부 장치에 실장시킬 때, 반도체 디바이스 간 또는 외부 장치와의 전기적 및 기계적 접촉을 용이하게 한다. 상기 솔더볼(190)은 솔더 재질로 형성될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 상기 복수의 반도체 다이(120, 122, 124, 126)의 길이보다 길게 형성되는 상기 복수의 인터포저(150, 152, 154)의 회로 패턴(151, 153, 155)을 이용하여 반도체 디바이스(100)의 입출력 신호를 팬아웃(fan out) 및 팬인(fan in) 할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 상기 인캡슐런트(160)와 상기 복수의 인터포저(150, 152, 154)를 관통하여 상기 복수의 인터포저(150, 152, 154)와 전기적으로 연결되는 TMV(180)를 이용하여, 상기 복수의 반도체 다이(120, 122, 124, 126)를 반도체 디바이스(100)의 하부뿐 아니라 상부에 전기적으로 접촉하는 외부 회로에 전기적으로 연결시켜 전기적 신호가 입출력될 수 있도록 할 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 입출력 단자 수를 증가시킴으로써, 고기능화시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 상기 복수의 반도체 다이(120, 122, 124, 126)의 외부에 상기 복수의 인터포저(150, 152, 154)를 관통하는 상기 TMV(180)를 이용하여 반도체 디바이스(100)의 상부 하부 간 전기적인 상호접속(interconnection)을 용이하게 가능하게 함으로써, 제조 수율을 높일 수 있으며 제조 공정을 용이하게 할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 상기 인캡슐런트(160)와 상기 복수의 인터포저(150, 152, 154)를 관통하는 비아홀에 도전성 물질을 한번에 도포하여 상기 TMV(180)를 형성함으로써, 제조 공정을 단순화할 수 있으며 제조 공정의 신뢰성을 향상시킬 수 있다.
다음은 본 발명의 다른 실시예에 따른 반도체 디바이스에 대해 설명하기로 한다.
도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 서브스트레이트(110), 복수의 반도체 다이(120, 122, 124, 126), 복수의 도전성 범프(231, 232, 233, 234), 복수의 인캡슐런트(240, 242, 244, 246), 복수의 연결 패턴(250, 252, 254, 256) 및 TMV(Through Mold Via; 280)를 포함한다. 또한, 본 발명의 다른 실시예에 따른 반도체 디바이스(100)는 솔더볼(190)을 더 포함할 수 있다.
상기 서브스트레이트(110) 및 복수의 반도체 다이(120, 122, 124, 126)의 구성은 도 1에서 설명되었으므로, 중복된 설명은 생략하기로 한다.
상기 복수의 도전성 범프(231, 232, 233, 234)는 상기 반도체 다이(120, 122, 124, 126)의 복수의 본드 패드(120a, 122a, 124a, 126a)에 형성된다. 여기서, 상기 복수의 도전성 범프(231, 232, 233, 234)는 제 1 도전성 범프(231), 제 2 도전성 범프(232), 제 3 도전성 범프(233) 및 제 4 도전성 범프(234)로 구분하기로 한다.
상기 제 1 도전성 범프(231)는 도 1에 도시된 제 1 도전성 범프(131)와 마찬가지로 상ㆍ하로 마주보는 반도체 다이와 서브스트레이트, 즉 상기 제 1 반도체 다이(120)와 상기 서브스트레이트(110) 사이에 접촉하여, 상기 제 1 반도체 다이(120)와 상기 서브스트레이트(110)를 전기적으로 연결한다. 상기 제 2 내지 제 4 도전성 범프(232, 233, 234)는 상ㆍ하로 마주보는 반도체 다이와 후술될 연결 패턴, 즉 상기 제 2 내지 제 4 반도체 다이(122, 124, 126) 각각과 후술될 복수의 연결 패턴(250, 252, 254) 각각의 사이에 접촉하여, 상기 제 2 내지 제 4 반도체 다이(122, 124 126) 각각과 후술될 복수의 연결 패턴(250, 252, 254) 각각을 전기적으로 연결한다.
상기 복수의 인캡슐런트(240, 242, 244, 246)는 상기 서브스트레이트(110)의 상부에 상기 복수의 반도체 다이(120, 122, 124, 126) 각각을 감싸고, 상면이 상기 복수의 반도체 다이(120, 122, 124, 126) 각각의 상면과 동일 평면을 이루도록 형성된다. 상기 복수의 인캡슐런트(240, 242, 244, 246)는 반도체 디바이스(200)의 외형을 유지하며, 상기 복수의 반도체 다이(120, 122, 124, 126) 등을 보호한다. 이러한 복수의 인캡슐런트(240, 242, 244, 246)는 이후 복수의 연결 패턴(250, 252, 254, 256)이 형성되는 공간을 제공하기 때문에, 평탄화되게 형성됨이 바람직하다. 이를 위해, 복수의 인캡슐런트(240, 242, 244, 246)는 균일한 도포 및 평탄화에 유리한 B 스테이지 물질(서브스트레이트(110) 상에 도포된 후 고화되는 물질), 예를 들어 UV 경화성 수지, UV 가소성 수지, 열 경화성 수지 및 열 가소성 수지 중 선택된 어느 하나를 이용하여 형성될 수 있다. 여기서, 상기 복수의 인캡슐런트(240, 242, 244, 246)는 제 1 인캡슐런트(240), 제 2 인캡슐런트(242), 제 3 인캡슐런트(244) 및 제 4 인캡슐런트(246)로 구분하기로 한다.
상기 복수의 연결 패턴(250, 252, 254, 256)은 도전성 물질의 패터닝을 통해 상기 복수의 반도체 다이(120, 122, 124, 126) 각각의 상면과, 상기 복수의 반도체 다이(120, 122, 124, 126) 각각과 대응되는 상기 인캡슐런트(240, 242, 244, 246) 각각의 상면에 형성된다. 여기서, 상기 복수의 연결 패턴(250, 252, 254, 256)은 제 1 연결 패턴(250), 제 2 연결 패턴(252), 제 3 연결 패턴(254) 및 제 4 연결 패턴(256)으로 구분하기로 한다.
상기 제 1 연결 패턴(250)은 상기 제 2 반도체 다이(122)와, 상기 제 2 연결 패턴(252)은 상기 제 3 반도체 다이(124)와, 상기 제 3 연결 패턴(256)은 상기 제 4 반도체 다이(126)와 전기적으로 연결된다. 여기서, 연결 패턴에 대한 구체적인 설명은 제 1 연결 패턴(250)을 예로 들어 자세히 설명하기로 한다.
상기 제 1 연결 패턴(250)은 제 1 반도체 다이(120)의 상면에 형성된다. 이러한 제 1 연결 패턴(250)은 상기 제 2 반도체 다이(122)의 본드패드(122a)에 형성된 제 2 도전성 범프(232)와 접촉하여, 상기 제 2 반도체 다이(122)와 전기적으로 연결된다. 또한, 상기 제 1 연결 패턴(250)은 제 1 반도체 다이(120)의 상면으로부터 상기 제 1 인캡슐런트(240)의 상면으로 연장되어, 상기 제 2 반도체 다이(122)의 외부 방향으로 재패턴화될 수 있다. 따라서, 상기 제 1 연결 패턴(250)은 후술될 TMV(280)를 통해 서브스트레이트(110)와 전기적으로 연결될 수 있다. 한편, 본 발명의 실시예에서는 연결 패턴이 도전성 물질의 패터닝을 통해 반도체 다이와 인캡슐런트의 상부에 형성되는 것으로 설명되었지만, 미리 패터닝된 회로 패턴을 갖는 플렉서블 회로 기판이 반도체 다이와 인캡슐런트의 상부에 전기적으로 연결될 수도 있다.
상기 TMV(280)는 상기 복수의 인캡슐런트(240, 242, 244, 246)와 상기 복수의 연결 패턴(250, 252, 254, 256)를 관통하도록 형성되어, 일단이 상기 도전성 패턴(112)과 전기적으로 연결되고, 타단이 상기 상기 복수의 인캡슐런트(240, 242, 244, 246)의 외부, 구체적으로 제 4 인캡슐런트(246)의 외부로 노출된다.
이러한 TMV(280)는 상기 복수의 반도체 다이(120, 122, 124, 126) 각각으로부터 상기 복수의 인캡슐런트(240, 242, 244, 246) 각각으로 연장되어 재패턴화된 복수의 연결 패턴(250, 252, 254, 256) 각각과 전기적으로 연결된다. 이에 따라, TMV(280)는 상기 복수의 반도체 다이(120, 122, 124, 126)를 반도체 디바이스(200) 의 하부뿐 아니라 상부에 전기적으로 접촉하는 외부 회로에 전기적으로 연결시켜 전기적 신호가 입출력될 수 있도록 함으로써, 반도체 디바이스(200)의 입출력 단자 수를 증가시킬 수 있다. 상기 TMV(280)는 상기 복수의 인캡슐런트(240, 242, 244, 246)와 복수의 연결 패턴(250, 252, 254, 256)을 관통하는 비아홀에 도전성 물질, 예를 들어 주석(Sb), 납(Pb), 금(Au), 은(Ag), 구리(Cu), 비스무트(bi) 또는 이들의 합금을 도포하여 형성될 수 있다.
상기 솔더볼(190)의 구성은 도 1에서 설명되었으므로, 중복된 설명은 생략하기로 한다.
이와 같이, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 상기 복수의 반도체 다이(120, 122, 124, 126) 각각으로부터 상기 복수의 인캡슐런트(240, 242, 244, 246) 각각으로 연장되어 재패턴화된 복수의 연결 패턴(250, 252, 254, 256)을 이용하여, 반도체 디바이스(200)의 입출력 신호를 팬아웃(fan out) 및 팬인(fan in) 할 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 상기 복수의 인캡슐런트(240, 242, 244, 246)와 복수의 연결 패턴(250, 252, 254, 256)을 관통하여 복수의 연결 패턴(250, 252, 254, 256)과 전기적으로 연결되는 TMV(280)를 이용하여, 상기 복수의 연결 패턴(250, 252, 254, 256)을 반도체 디바이스(200)의 하부뿐 아니라 상부에 전기적으로 접촉하는 외부 회로에 전기적으로 연결시켜 전기적 신호가 입출력될 수 있도록 할 수 있다. 이에 따라, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 입출력 단자 수를 증가시킴으로써, 고기능화시킬 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 상기 복수의 반도체 다이(120, 122, 124, 126)의 외부에 상기 복수의 연결 패턴(250, 252, 254, 256)을 관통하는 상기 TMV(280)를 이용하여 반도체 디바이스(200)의 상부 하부 간 전기적인 상호접속(interconnection)을 용이하게 가능하게 함으로써, 제조 수율을 높일 수 있으며 제조 공정을 용이하게 할 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 상기 복수의 인캡슐런트(240, 242, 244, 246)와 상기 복수의 연결 패턴(250, 252, 254, 256)을 관통하는 비아홀에 도전성 물질을 한번에 도포하여 상기 TMV(280)를 형성함으로써, 제조 공정을 단순화할 수 있으며 제조 공정의 신뢰성을 향상시킬 수 있다.
다음은 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법에 대하여 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이고, 도 4a 내지 도 4i는 본 발명의 일 실시예에 다른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법은 서브스트레이트 준비 단계(S1), 반도체 다이 준비 및 도전성 범프 형성 단계(S2), 인터포저 준비 단계(S3), 반도체 다이 및 인터포저 적층 단계(S4), 인캡슐런트 형성 단계(S5), 관통홀 형성 단계(S6) 및 TMV 형성 단계(S7)를 포함한다. 또한, 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법은 솔더볼 형성 단계(S8)를 더 포함할 수 있다.
도 4a를 참조하면, 상기 서브스트레이트 준비 단계(S1)는 상면에 다수의 도전성 패턴(112)을 가지며, 하면에 상기 도전성 패턴(112)과 전기적으로 연결되는 다수의 랜드(113)를 가지는 서브스트레이트(110)를 준비하는 단계이다.
상기 서브스트레이트(110)의 도전성 패턴(112)과 랜드(113)는 도전성 비아(111)를 통해 상호 간에 연결되며, 솔더 마스크(미도시)를 통해 일부분 절연된다. 이러한 서브스트레이트(110)는 앞에서 충분히 설명하였으므로, 상세한 설명은 생략하기로 한다.
도 4b 및 도 4c를 참조하면, 상기 반도체 다이 준비 및 도전성 범프 형성 단계(S2)는 하면에 복수의 본드 패드를 가지는 복수의 반체 다이를 준비하고, 상기 복수의 본드 패드에 도전성 범프를 형성하는 단계이다.
도 4b 및 도 4c에서는, 하면에 제 1 본드 패드(120a)를 가지는 제 1 반도체 다이(120)를 준비하고, 상기 제 1 본드 패드(120a)에 제 1 도전성 범프(131)가 형성되는 것을 예로 들어 도시하였다. 제 2 내지 제 4 반도체 다이(122, 124, 126)를 준비하고, 제 2 내지 제 4 도전성 범프(132, 133, 134)를 형성하는 과정은, 제 1 반도체 다이(120)를 준비하고 제 1 도전성 범프(131)를 준비하는 과정과 동일하다.
도 4d를 참조하면, 상기 인터포저 준비 단계(S3)는 회로 패턴을 가지며 상기복수의 반도체 다이의 길이보다 긴 복수의 인터포저를 준비하는 단계이다.
도 4d에서는, 회로 패턴(151)을 가지는 제 1 인터포저(150)를 준비하는 것을 예로 들어 도시하였다. 상기 제 1 인터포저(150)의 회로 패턴(151)은 제 1 회로 패 턴(151a), 제 2 회로 패턴(151b) 및 제 3 회로 패턴(151c)을 포함한다. 이에 대한 설명은 앞에서 이루어졌으므로 생략하기로 한다. 제 2 및 제 3 인터포저(152, 154)를 준비하는 과정은, 제 1 인터포저(150)를 준비하는 과정과 동일하다.
도 4e를 참조하면, 상기 반도체 다이 및 인터포저 적층 단계(S4)는 상기 복수의 반도체 다이(120, 122, 124, 126)와 상기 복수의 인터포저(150, 152, 154)를 상기 서브스트레이트(110)의 상부에 교대로 적층시키는 단계이다.
상기 반도체 다이 및 인터포저 적층 단계(S4)는 상ㆍ하로 마주보는 반도체 다이와 서브스트레이트, 즉 제 1 반도체 다이(120)와 서브스트레이트(110)를 제 1 도전성 범프(131)와 상기 도전성 패턴(112)을 통해 전기적으로 연결시키다.
또한, 상기 반도체 다이 및 인터포저 적층 단계(S4)는 상ㆍ하로 마주보는 반도체 다이와 인터포저를 도전성 범프와 회로 패턴을 통해 전기적으로 연결시킨다. 즉, 제 2 반도체 다이(122)와 제 1 인터포저(150)가 제 2 도전성 범프(132)와 제 1 회로 패턴(151a)를 통해 전기적으로 연결되며, 제 3 반도체 다이(124)와 제 2 인터포저(152)가 제 3 도전성 범프(133)와 제 1 회로 패턴(153a)를 통해 전기적으로 연결되며, 제 4 반도체 다이(126)와 제 3 인터포저(154)가 제 4 도전성 범프(134)와 제 1 회로 패턴(155a)를 통해 전기적으로 연결된다.
또한, 상기 반도체 다이 및 인터포저 적층 단계(S4)는 상ㆍ하로 마주보는 인터포저와 반도체 다이를 접착제에 의해 결합시킨다. 즉, 제 1 인터포저(150)와 제 1 반도체 다이(120)가 접착제(141)에 의해 결합되며, 제 2 인터포저(152)와 제 2 반도체 다이(122)가 접착제(142)에 의해 결합되며, 제 3 인터포저(154)와 제 3 반 도체 다이(124)가 접착제(143)에 의해 결합된다.
도 4f를 참조하면, 상기 인캡슐런트 형성 단계(S5)는 상기 서브스트레이트(110)의 상부에 복수의 반도체 다이(120, 122, 124, 126)와 복수의 인터포저(150, 152, 154)를 감싸도록 인캡슐레이션하여 인캡슐런트(160)를 형성하는 단계이다.
상기 인캡슐런트(160)는 복수의 반도체 다이(120, 122, 124, 126)와 복수의 인터포저(150, 152, 154)를 외부의 충격으로부터 보호한다. 이러한 인캡슐런트(160)는 통상적으로 에폭시 수지, 실리콘 수지 또는 그 등가물로 형성될 수 있다.
도 4g를 참조하면, 상기 관통홀 형성 단계(S6)는 상기 인캡슐런트(160)의 상부로부터 상기 복수의 인터포저(150, 152, 154)를 관통하여 도전성 패턴(112)에 이르는 관통홀(170)을 형성하는 단계이다.
상기 관통홀 형성 단계(S6)는 레이저 드릴링과 같은 방법에 의해 이루어질 수 있다. 이때, 상기 관통홀 형성 단계(S6)는 상기 복수의 반도체 다이(120, 122, 124, 126)와 중첩하지 않는 상기 복수의 인터포저(150, 152, 154)의 가장 자리 부분이 관통되도록 관통홀(170)을 형성한다.
도 4h를 참조하면, 상기 TMV 형성 단계(S7)는 상기 관통홀(170)의 내부에 도전성 물질을 도포하여 TMV(180)를 형성하는 단계이다.
상기 도전성 물질의 도포는 분사, 코팅, 프린팅 및 도금 방법 중 선택된 어느 하나의 방법으로 이루어질 수 있다.
상기와 같은 방법에 의해 형성된 TMV(180)는 복수의 인터포저(150, 152, 154)의 회로 패턴, 즉 제 1 회로 패턴(150a, 152a, 154a)과 전기적으로 연결된다. 이에 따라, TMV(180)는 상기 복수의 반도체 다이(120, 122, 124, 126)를 반도체 디바이스(도 1의 100)의 하부뿐 아니라 상부에 전기적으로 접촉하는 외부 회로에 전기적으로 연결시켜 전기적 신호가 입출력될 수 있도록 함으로써, 반도체 디바이스(도 1의 100)의 입출력 단자 수를 증가시킬 수 있다.
상기 TMV 형성 단계(S7)는 상기 인캡슐런트(160)의 상부로부터 상기 복수의 반도체 다이(120, 122, 124, 126)와 중첩하지 않는 상기 복수의 인터포저(150, 152, 154)의 가장자리를 관통하도록 형성된 비아홀(170)에 TMV(180)을 형성함으로써, 반도체 디바이스(도 1의 100)의 상부 하부 간 전기적인 상호접속(interconnection)을 용이하게 가능하게 함으로써, 제조 수율을 높일 수 있으며 제조 공정을 용이하게 할 수 있다.
상기 TMV 형성 단계(S7)는 상기 복수의 반도체 다이(120, 122, 124, 126)와 중첩하지 않는 상기 복수의 인터포저(150, 152, 154)의 가장자리를 관통하도록 형성된 비아홀(170)에 도전성 물질을 한번 도포하여 TMV(180)를 형성함으로써, 제조 공정을 단순화할 수 있다.
도 4i를 참조하면, 상기 솔더볼 형성 단계(S8)는 상기 서브스트레이트(110)의 하부에 형성되어 상기 랜드(113)와 전기적으로 연결하는 솔더볼(190)을 형성하는 단계이다.
상기 솔더볼(190)은 이후 상기 반도체 디바이스(100)의 하부에 스택되는 다 른 반도체 디바이스의 외부 회로와 연결되어, 상기 반도체 디바이스(100)로 전기적인 신호가 입출력되기 위한 경로를 제공한다.
다음은 본 발명의 다른 실시예에 따른 반도체 디바이스(200)의 제조 방법에 대해 설명하기로 한다.
도 5는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이고, 도 6 내지 도 12는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
본 발명의 다른 실시예에 따른 반도체 디바이스(200)의 제조 방법은 서브스트레이트 준비 단계(S1), 반도체 다이 준비 및 도전성 범프 형성 단계(S2), 반도체 다이 적층 단계(S13), 인캡슐런트 형성 단계(S14), 연결 패턴 형성 단계(S15), 관통홀 형성 단계(S16) 및 TMV 형성 단계(S17)를 포함한다. 또한, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)의 제조 방법은 솔더볼 형성 단계(S8)을 더 포함할 수 있다.
상기 서브스트레이트 준비 단계(S1)와, 상기 반도체 다이 준비 및 도전성 범프 형성 단계(S2)는 도 4a 내지 도 4c에서 설명되었으므로, 중복된 설명은 생략하기로 한다.
도 6을 참조하면, 상기 반도체 다이 적층 단계(S13)는 서브스트레이트(110)의 상부에 복수의 반도체 다이를 적층하는 단계이다.
도 6에서는, 제 1 반도체 다이(120)를 상기 서브스트레이트(110)의 상부에 적층되는 것을 예로 들어 도시하였다. 상기 반도체 다이 적층 단계(S13)는 상기 제 1 반도체 다이(120)의 본드 패드(120a)에 형성된 제 1 도전성 범프(231)를 상기 서스트레이트(110)의 도전성 패턴(112)에 접촉시켜, 상기 제 1 반도체 다이(120)와 상기 서브스트레이트(110)를 전기적으로 연결시킨다. 한편, 제 2 반도체 다이의 적층은 상기 제 1 반도체 다이(120)를 적층한 후, 후술되는 인캡슐런트 형성 단계(S14)와 연결 패턴 형성 단계(S15)를 한번 수행한 후에 수행된다. 또한, 제 3 반도체 다이 및 제 4 반도체 다이의 적층도 제 2 반도체 다이의 적층과 같은 방식의 순서로 수행된다.
도 7을 참조하면, 상기 인캡슐런트 형성 단계(S14)는 서브스트레이트(110)의 상부에 복수의 반도체 다이 각각을 감싸고, 상면이 상기 복수의 반도체 다이 각각의 상면과 동일 평면을 이루도록 인캡슐레이션하여 복수의 인캡슐런트를 형성하는 단계이다.
도 7에서는, 서브스트레이트(110)의 상부에 상기 제 1 반도체 다이(120)를 감싸고, 상면이 상기 제 1 반도체 다이(120)의 상면과 동일 평면을 이루는 제 1 인캡슐런트(240)를 형성하는 것을 예로 들어 도시하였다.
상기 인캡슐런트 형성 단계(S14)가 상기 제 1 인캡슐런트(240)의 상면이 상기 제 1 반도체 다이(120)의 상면과 동일 평면을 이루도록 인캡슐레이션 하는 이유는, 후술될 연결 패턴 형성 단계(S15)에서 상기 제 1 반도체 다이(120)의 상면으로부터 상기 제 1 인캡슐런트(240)의 상면으로 연장되는 연결 패턴이 평탄하게 형성되도록 하기 위함이다. 이를 위해, 상기 인캡슐런트 형성 단계(S14)는 균일한 도포 및 평탄화에 유리한 B 스테이지 물질(서브스트레이트(110) 상에 도포된 후 고화되는 물질), 예를 들어 UV 경화성 수지, UV 가소성 수지, 열 경화성 수지 및 열 가소성 수지 중 선택된 어느 하나를 이용하여 스크린 코팅법, 스텐실 인쇄법 및 스핀 코팅법 등에 의해 평탄화된 제 1 인캡슐런트(240)를 형성한다. 한편, 제 2 인캡슐런트의 형성은 제 2 반도체 다이의 적층 후에 수행된다. 또한, 제 3 인캡슐런트의 형성 및 제 4 인캡슐런트의 형성도 제 2 인캡슐런트의 형성과 같은 방식의 순서로 수행된다.
도 8을 참조하면, 상기 연결 패턴 형성 단계(S15)는 복수의 반도체 다이 각각의 상면과, 상기 복수의 반도체 다이 각각과 대응되는 복수의 인캡슐런트의 상면에 복수의 연결 패턴을 형성하는 단계이다.
도 8에서는, 제 1 반도체 다이(120)의 상면과, 상기 제 1 반도체 다이(120)와 대응되는 상기 제 1 인캡슐런트(240)의 상면에 제 1 연결 패턴(250)을 형성하는 것을 예로 들어 도시하였다.
상기 연결 패턴 형성 단계(S15)는 도전성 물질을 패터닝하여 연결 패턴을 형성하거나, 미리 패터닝되어 형성된 회로 패턴을 구비하는 플렉서블 회로 기판을 반도체 다이와 인캡슐런트의 상부에 연결시킴으로써 연결 패턴을 형성할 수 있다. 한편, 제 2 연결 패턴의 형성은 제 2 인캡슐런트의 형성 후에 수행된다. 또한, 제 3 연결 패턴의 형성 및 제 4 연결 패턴의 형성도 제 2 연결 패턴의 형성과 같은 방식의 순서로 수행된다.
상기와 같이, 상기 반도체 적층 단계(S13), 상기 인캡슐런트 형성 단계(S14) 및 상기 연결 패턴 형성 단계(S15)가 순차적으로 반복되는 방식에 의해, 도 9 에 도시된 바와 같이, 복수의 반도체 다이(120, 122, 124, 126)가 적층되고, 복수의 인캡슐런트(240, 242, 244, 246)가 형성되고, 복수의 연결 패턴(250, 252, 254, 256)이 형성된다.
도 10을 참조하면, 상기 관통홀 형성 단계(S16)는 상기 복수의 인캡슐런트(240, 242, 244, 246)와, 상기 복수의 연결 패턴(250, 252, 254, 256)을 관통하는 관통홀(270)을 형성하는 단계이다.
상기 관통홀 형성 단계(S16)는 레이저 드릴링과 같은 방법에 의해 이루어질 수 있다. 이때, 상기 관통홀 형성 단계(S16)는 상기 복수의 인캡슐런트(240, 242, 244, 246)의 상면에 형성된 상기 복수의 연결 패턴(250, 252, 254, 256)을 관통하도록 관통홀(270)을 형성한다.
도 11을 참조하면, 상기 TMV 형성 단계(S17)는 상기 관통홀(270)의 내부에 도전성 물질을 도포하여 TMV(280)를 하는 단계이다.
상기 도전성 물질의 도포는 분사, 코팅, 프린팅 및 도금 방법 중 선택된 어느 하나의 방법으로 이루어질 수 있다.
상기와 같은 방법에 의해 형성된 TMV(280)는 상기 복수의 연결 패턴(250, 252, 254, 256)과 전기적으로 연결된다. 이에 따라, TMV(280)는 상기 복수의 반도체 다이(120, 122, 124, 126)를 반도체 디바이스(도 2의 200)의 하부뿐 아니라 상부에 전기적으로 접촉하는 외부 회로에 전기적으로 연결시켜 전기적 신호가 입출력될 수 있도록 함으로써, 반도체 디바이스(도 2의 200)의 입출력 단자 수를 증가시 킬 수 있다.
상기 TMV 형성 단계(S17)는 상기 복수의 인캡슐런트(240, 242, 244, 246)의 상부로부터 상기 복수의 인캡슐런트(240, 242, 244, 246)의 상면으로 연장된 상기 복수의 연결 패턴(250, 252, 254, 256)을 관통하도록 형성된 관통홀(270)에 TMV(280)을 형성함으로써, 반도체 디바이스(도 2의 200)의 상부 하부 간 전기적인 상호접속(interconnection)을 용이하게 가능하게 함으로써, 제조 수율을 높일 수 있으며 제조 공정을 용이하게 할 수 있다.
상기 TMV 형성 단계(S17)는 상기 복수의 인캡슐런트(240, 242, 244, 246)의 상면에 형성된 상기 복수의 연결 패턴(250, 252, 254, 256)을 관통하도록 형성된 관통홀(270)에 도전성 물질을 한번 도포하여 TMV(280)를 형성함으로써, 제조 공정을 단순화할 수 있다.
도 12를 참조하면, 상기 솔더볼 형성 단계(S8)는 상기 서브스트레이트(110)의 하부에 형성되어 상기 랜드(113)와 전기적으로 연결하는 솔더볼(190)을 형성하는 단계이다.
상기 솔더볼 형성 단계(S8)는 도 4i에서 이미 설명되었으므로, 중복된 설명은 생략하기로 한다.
본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형의 실시가 가능한 것은 물론이 고, 그와 같은 변경은 특허청구범위 기재의 범위 내에 있게 된다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이다.
도 4a 내지 도 4i는 본 발명의 일 실시예에 다른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이다.
도 6 내지 도 12는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100, 200 : 반도체 디바이스 110: 서브스트레이트
120, 122, 124, 126: 반도체 다이
131, 132, 133, 134, 231, 232, 233, 234: 도전성 범프
150, 152, 154, 156: 인터포저 250, 252, 254, 256: 연결 패턴
160, 240, 242, 244, 246: 인캡슐런트 170, 270: 관통홀
180, 280: TMV(Through Mold Via) 190: 솔더볼

Claims (24)

  1. 상면에 다수의 도전성 패턴을 가지며, 하면에 상기 도전성 패턴과 전기적으로 연결된 다수의 랜드를 가지는 서브스트레이트;
    상기 서브스트레이트의 상부에 적층되는 복수의 반도체 다이;
    회로 패턴을 가지며, 인접한 상기 복수의 반도체 다이 사이에 개재되는 복수의 인터포저;
    상기 복수의 반도체 다이와 상기 복수의 인터포저를 감싸도록, 상기 서브스트레이트의 상부에 형성되는 인캡슐런트; 및
    상기 인캡슐런트와 상기 복수의 인터포저를 관통하도록 형성되어, 일단이 상기 도전성 패턴과 전기적으로 연결되고, 타단이 상기 인캡슐런트의 외부로 노출된 TMV(Through Mold Via)를 포함하며,
    상ㆍ하로 마주보는 상기 반도체 다이와 상기 서브스트레이트가 상기 도전성 패턴을 통해 전기적으로 연결되며, 상ㆍ하로 마주보는 상기 반도체 다이와 상기 인터포저가 상기 회로 패턴을 통해 전기적으로 연결되며, 상기 회로 패턴과 상기 TMV가 전기적으로 연결되고,
    상기 인터포저의 회로 패턴은
    상기 인터포저의 상측에 형성되며, 상기 인터포저의 가장자리까지 연장된 제 1 회로 패턴;
    상기 인터포저의 하측에 형성된 제 2 회로 패턴; 및
    상기 제 1 회로 패턴과 상기 제 2 회로 패턴을 연결하는 제 3 회로 패턴을 포함하며,
    상기 제 1 회로 패턴과 상기 TMV가 연결되는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 반도체 다이의 하면에는 복수의 본드 패드가 형성되며, 상기 복수의 본드 패드에 도전성 범프가 형성되는 것을 특징으로 하는 반도체 디바이스.
  3. 제 2 항에 있어서,
    상기 상ㆍ하로 마주보는 상기 반도체 다이와 상기 서브스트레이트 사이에서 상기 도전성 패턴과 상기 도전성 범프가 서로 접촉하는 것을 특징으로 하는 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 복수의 인터포저의 길이가 상기 복수의 반도체 다이의 길이보다 긴 것을 특징으로 하는 반도체 디바이스.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 상ㆍ하로 마주보는 상기 반도체 다이와 상기 인터포저 사이에서 상기 도전성 범프와 상기 제 1 회로 패턴이 서로 접촉하는 것을 특징으로 하는 반도체 디바이스.
  7. 제 1 항에 있어서,
    상ㆍ하로 마주보는 상기 인터포저와 상기 반도체 다이는 접착제에 의해 결합되는 것을 특징으로 하는 반도체 디바이스.
  8. 제 1 항에 있어서,
    상기 TMV는 주석(Sb), 납(Pb), 금(Au), 은(Ag) 구리(Cu), 비스무트(bi) 또는 이들의 합금을 이용하여 형성되는 것을 특징으로 하는 반도체 디바이스.
  9. 제 1 항에 있어서,
    상기 서브스트레이트의 하부에 형성되어 상기 랜드와 전기적으로 연결되는 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  10. 상면에 다수의 도전성 패턴을 가지며, 하면에 상기 도전성 패턴과 전기적으로 연결된 다수의 랜드를 가지는 서브스트레이트;
    상기 서브스트레이트의 상부에 적층되는 복수의 반도체 다이;
    상기 서브스트레이트의 상부에 상기 복수의 반도체 다이 각각을 감싸고, 상면이 상기 복수의 반도체 다이 각각의 상면과 동일 평면을 이루도록 형성된 복수의 인캡슐런트;
    상기 복수의 반도체 다이 각각의 상면으로부터 상기 복수의 반도체 다이 각각과 대응되는 상기 복수의 인캡슐런트 각각의 상면으로 연장되게 형성되는 복수의 연결 패턴; 및
    상기 복수의 인캡슐런트와 상기 복수의 연결 패턴을 관통하도록 형성되어, 일단이 상기 도전성 패턴과 전기적으로 연결되고, 타단이 상기 복수의 인캡슐런트의 외부로 노출된 TMV(Through Mold Via)를 포함하며,
    상ㆍ하로 마주보는 상기 반도체 다이와 상기 서브스트레이트가 상기 도전성 패턴을 통해 전기적으로 연결되며, 상ㆍ하로 마주보는 상기 반도체 다이들이 상기 연결 패턴을 통해 전기적으로 연결되며, 상기 연결 패턴과 상기 TMV가 전기적으로 연결되는 것을 특징으로 하는 반도체 디바이스.
  11. 제 10 항에 있어서,
    상기 반도체 다이의 하면에는 복수의 본드 패드가 형성되며, 상기 복수의 본드 패드에 도전성 범프가 형성되는 것을 특징으로 하는 반도체 디바이스.
  12. 제 10 항에 있어서,
    상기 상ㆍ하로 마주보는 상기 반도체 다이와 상기 서브스트레이트 사이에서 상기 도전성 패턴과 상기 도전성 범프가 서로 접촉하는 것을 특징으로 하는 반도체 디바이스.
  13. 제 10 항에 있어서,
    상기 상ㆍ하로 마주보는 상기 반도체 다이들 사이에서 상기 도전성 범프와 상기 연결 패턴이 서로 접촉하는 것을 특징으로 하는 반도체 디바이스.
  14. 제 10 항에 있어서,
    상기 복수의 인캡슐런트는 UV 경화성 수지, UV 가소성 수지, 열 경화성 수지 및 열 가소성 수지 중 선택된 어느 하나로 형성되는 것을 특징으로 하는 반도체 디바이스.
  15. 제 10 항에 있어서,
    상기 TMV는 주석(Sb), 납(Pb), 금(Au), 은(Ag) 구리(Cu), 비스무트(bi) 또는 이들의 합금을 이용하여 형성되는 것을 특징으로 하는 반도체 디바이스.
  16. 제 10 항에 있어서,
    상기 서브스트레이트의 하부에 형성되어 상기 랜드와 전기적으로 연결되는 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  17. 상면에 다수의 도전성 패턴을 가지며, 하면에 상기 도전성 패턴과 전기적으로 연결된 다수의 랜드를 가지는 서브스트레이트를 준비하는 서브스트레이트 준비단계;
    하면에 복수의 본드 패드를 갖는 복수의 반도체 다이를 준비하고, 상기 복수의 본드 패드에 도전성 범프를 형성하는 반도체 준비 및 도전성 범프 형성 단계;
    회로 패턴을 가지는 복수의 인터포저를 준비하는 인터포저 준비 단계;
    상기 복수의 반도체 다이와 상기 복수의 인터포저를 상기 서브스트레이트 상부에 교대로 적층시키는 반도체 다이 및 인터포저 적층 단계;
    상기 서브스트레이트의 상부에 상기 복수의 반도체 다이와 상기 복수의 인터포저를 감싸도록 인캡슐레이션하여 인캡슐런트를 형성하는 인캡슐런트 형성 단계;
    상기 인캡슐런트의 상부로부터 상기 복수의 인터포저를 관통하여 상기 도전성 패턴에 이르는 관통홀을 형성하는 관통홀 형성 단계; 및
    상기 관통홀의 내부에 도전성 물질을 도포하여 TMV(Through Mold Via)를 형성함으로써, 상기 TMV와 상기 회로패턴을 전기적으로 연결하는 TMV 형성 단계를 포함하며,
    상기 반도체 다이 및 인터포저 적층 단계는 상ㆍ하로 마주보는 상기 반도체 다이와 상기 서브스트레이트를 상기 도전성 범프와 상기 도전성 패턴을 통해 전기적으로 연결하며, 상ㆍ하로 마주보는 상기 반도체 다이와 상기 인터포저를 상기 도전성 범프와 상기 회로 패턴을 통해 전기적으로 연결하고,
    상기 인터포저의 회로 패턴은
    상기 인터포저의 상측에 형성되고, 상기 인터포저의 가장자리까지 연장된 제 1 회로 패턴;
    상기 인터포저의 하측에 형성된 제 2 회로 패턴; 및
    상기 제 1 회로 패턴과 상기 제 2 회로 패턴을 연결하는 제 3 회로 패턴을 포함하며,
    상기 제 1 회로 패턴과 상기 TMV가 연결되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  18. 삭제
  19. 제 17 항에 있어서,
    상기 반도체 다이 및 인터포저 적층 단계는 상ㆍ하로 마주보는 상기 인터포저와 상기 반도체 다이를 접착제에 의해 결합시키는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  20. 제 17 항에 있어서,
    상기 서브스트레이트의 하부에 형성되어 상기 랜드와 전기적으로 연결되는 솔더볼을 형성하는 솔더볼 형성 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  21. 상면에 다수의 도전성 패턴을 가지며, 하면에 상기 도전성 패턴과 전기적으로 연결된 다수의 랜드를 가지는 서브스트레이트를 준비하는 서브스트레이트 준비단계;
    하면에 복수의 본드 패드를 갖는 복수의 반도체 다이를 준비하고, 상기 복수의 본드 패드에 도전성 범프를 형성하는 반도체 준비 및 도전성 범프 형성 단계;
    상기 서브스트레이트 상부에 상기 복수의 반도체 다이를 적층하는 반도체 다이 적층 단계;
    상기 서브스트레이트의 상부에 상기 복수의 반도체 다이 각각을 감싸고, 상면이 상기 복수의 반도체 다이 각각의 상면과 동일평면을 이루도록 인캡슐레이션하여 복수의 인캡슐런트를 형성하는 인캡슐런트 형성 단계;
    상기 복수의 반도체 다이 각각의 상면으로부터 상기 복수의 반도체 다이 각각과 대응되는 상기 복수의 인캡슐런트 각각의 상면으로 연장되도록 복수의 연결 패턴을 형성하는 연결 패턴 형성 단계;
    상기 복수의 인캡슐런트와 상기 복수의 연결 패턴을 관통하는 관통홀을 형성하는 관통홀 형성 단계; 및
    상기 관통홀의 내부에 도전성 물질을 도포하여 TMV(Through Mold Via)를 형성함으로써, 상기 TMV와 상기 연결 패턴을 전기적으로 연결하는 TMV 형성 단계를 포함하며,
    상기 반도체 다이 적층 단계는 상기 반도체 다이와 상기 서브스트레이트를 상기 도전성 범프와 상기 도전성 패턴을 통해 전기적으로 연결하고, 상ㆍ하로 마주보는 상기 반도체 다이들을 상기 도전성 범프와 상기 연결 패턴을 통해 전기적으로 연결하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  22. 제 21 항에 있어서,
    상기 반도체 다이 적층 단계, 상기 인캡슐런트 형성 단계 및 상기 연결 패턴 형성 단계가 순차적으로 반복되어, 상기 복수의 반도체 다이가 적층되고, 상기 복수의 인캡슐런트가 형성되고, 상기 복수의 연결 패턴이 형성되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  23. 제 21 항에 있어서,
    상기 반도체 다이 적층 단계는 상ㆍ하로 마주보는 상기 반도체 다이들 사이에서 상기 도전성 범프와 상기 연결 패턴을 접촉시키는 과정을 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  24. 제 21 항에 있어서,
    상기 서브스트레이트의 하부에 형성되어 상기 랜드와 전기적으로 연결되는 솔더볼을 형성하는 솔더볼 형성 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
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