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KR100943137B1 - 불휘발성 메모리 장치의 테스트 방법 - Google Patents

불휘발성 메모리 장치의 테스트 방법 Download PDF

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KR100943137B1
KR100943137B1 KR1020080044125A KR20080044125A KR100943137B1 KR 100943137 B1 KR100943137 B1 KR 100943137B1 KR 1020080044125 A KR1020080044125 A KR 1020080044125A KR 20080044125 A KR20080044125 A KR 20080044125A KR 100943137 B1 KR100943137 B1 KR 100943137B1
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clock pulse
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이완섭
성진용
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주식회사 하이닉스반도체
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Abstract

본원 발명의 불휘발성 메모리 장치의 테스트 방법은 쓰기 가능 신호가 비활성화된 구간 동안 단일 I/O 핀을 통해 입력되는 신호에 따라 특정 동작 모드가 선택되는 단계와, 상기 선택된 동작 모드에 따라 상기 쓰기 가능 신호 또는 독출 가능 신호가 활성화되는 단계와, 상기 쓰기 가능 신호가 활성화되는 구간 동안 상기 단일 I/O 핀을 통해 복수의 신호가 입력되는 단계와, 상기 독출 가능 신호가 활성화되는 구간 동안 상기 단일 I/O 핀을 통해 복수의 신호가 출력되는 단계를 포함하는 것을 특징으로 한다.
DUT, 테스트

Description

불휘발성 메모리 장치의 테스트 방법{Testing method of non volatile memory device}
본원 발명은 불휘발성 메모리 장치의 테스트 방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.
상기 불휘발성 메모리 셀은 전기적인 프로그램/소거 동작이 가능한 소자로서 얇은 산화막에 인가되는 강한 전기장에 의해 전자가 이동하면서 셀의 문턱전압을 변화시켜 프로그램 및 소거 동작을 수행한다.
이러한 불휘발성 메모리 장치의 제조 과정 중에는 완성된 제품의 테스트 과정이 포함된다. 특히, 테스트 시간을 감소시키기 위하며 동시에 여러 개의 칩에 대한 테스트를 실시할 수 있는 멀티 칩 테스트 방법이 알려지고 있다. 이러한 멀티 칩 테스트 방법에 있어서, 테스트 시간을 최소화시켜야할 필요가 있다.
전술한 문제점에 따라 본원 발명이 해결하고자 하는 과제는 단일 I/O 핀을 통해 입력되는 신호를 제어신호와 데이터로 구분하여 입력함으로써 단일 I/O 핀 접속만으로도 칩의 테스트가 가능한 불휘발성 메모리 장치의 테스트 방법을 제공하는 것이다.
전술한 과제를 해결하기 위한 본원 발명의 불휘발성 메모리 장치의 테스트 방법은 클록펄스가 입력되고, 쓰기 가능 신호 또는 독출 가능 신호가 비활성화된 구간 동안 단일 I/O 핀을 통해 입력되는 신호에 따라 특정 동작 모드가 선택되는 단계와, 상기 선택된 동작 모드에 따라 상기 쓰기 가능 신호 또는 독출 가능 신호가 활성화되는 단계와, 상기 쓰기 가능 신호가 활성화되는 구간 동안 상기 단일 I/O 핀을 통해 복수의 신호가 입력되는 단계와, 상기 독출 가능 신호가 활성화되는 구간 동안 상기 단일 I/O 핀을 통해 복수의 신호가 출력되는 단계를 포함하는 것을 특징으로 한다.
또한, 본원 발명의 불휘발성 메모리 장치의 테스트 방법은 클록펄스를 입력받고, 제1 제어 신호가 비활성화된 구간 동안 단일 I/O 핀을 통해 입력되는 신호에 따라 특정 동작 모드가 선택되는 단계와, 상기 선택된 동작 모드에 따라 상기 제1 제어 신호가 활성화되는 단계와, 상기 제1 제어 신호가 활성화된 구간 동안 상기 단일 I/O 핀을 통해 복수의 신호가 입력되는 단계를 포함하는 것을 특징으로 한다.
또한, 본원 발명의 불휘발성 메모리 장치의 테스트 방법은 클록펄스를 입력받고, 제1 제어 신호가 비활성화된 구간 동안 단일 I/O 핀을 통해 입력되는 신호에 따라 특정 동작 모드가 선택되는 단계와, 상기 선택된 동작 모드에 따라 제2 제어 신호가 활성화되는 단계와, 상기 제2 제어 신호가 활성화된 구간 동안 상기 단일 I/O 핀을 통해 복수의 신호가 출력되는 단계를 포함하는 것을 특징으로 한다.
전술한 본원 발명의 구성에 따라 단일 I/O 핀을 통해 입력된 신호만으로도 제어신호와 데이터의 구별이 가능하여 입출력 테스트의 수행이 가능하다. 따라서 종래의 기술에 비하여 현저히 많은 개수의 메모리 칩을 동시에 테스트할 수 있다.
이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 불휘발성 메모리 장치의 통상적인 테스트 방식을 도시한 도면이다.
상기 테스트 방식에서는 웨이퍼 레벨에 있는 불휘발성 메모리 장치가 제대로 제조되었는지 여부를 판단한다. 상기 도면에서는 하나의 테스트 장치가 여러 개의 DUT(Device under test)를 동시에 테스트하고 있는바, 이를 멀티 칩 테스트라고 한다. 통상적으로 데이터 입출력 모드는 x8 또는 x16 모드로 나뉘는바, 메모리 칩의 I/O 핀의 개수도 8개 또는 16개일 수 있다. 이때 상기 장비는 최소한의 채널을 사용하기 위하여 불휘발성 메모리 장치의 모든 I/O(I/O[7:0])를 동시에 테스트하는 것은 아니고 두 개씩 나누어 테스트함으로써 동시에 많은 수의 DUT를 테스트할 수 있게 된다.
즉, 상기 테스트 장치의 채널이 모두 48개이고, 네 개의 칩을 동시에 테스트 할 수 있다면, 각 칩당 12개의 채널을 할당할 수 있게 된다. 한편, 각 칩은 I/O 외에도 총 8개의 서로 다른 제어신호가 입력되고 있는바, 이를 고려하면 I/O에 대해 할당할 수 있는 채널은 모두 4개가 된다.
이제, 상기 4개의 채널을 통해 8개의 I/O에 대한 테스트를 하기 위해 통상적으로 두 번의 독출 동작을 거치게 되는바, 그 테스트 과정을 좀 더 상세하게 살펴보기로 한다.
도 2는 불휘발성 메모리 장치의 통상적인 테스트 과정에 인가되는 각종 펄스를 도시한 파형도이다.
상기 테스트 과정은 I/O를 통한 데이터 입력을 테스트하기 위한 동작이다.
먼저 상기 테스트 장치(110)를 통해 각종 외부 제어신호(EXT WEB, EXT ALE/CLE)가 인가되면, 이는 각 칩(120~150)으로 전달되어 내부 제어신호(INT WEB, INT ALE/CLE)로 기능하게 된다.
어드레스 래치 인에이블 신호(ALE) 또는 명령어 래치 인에이블 신호(CLE)가 활성화되고, 쓰기가능신호(WEB)가 활성화되는 구간에서 클럭신호(PTCK)에 동기되어 각각 4비트의 데이터가 I/O를 통해 입력되고 있다. 즉 매 클럭신호(PTCK)마다 4비트의 데이터가 입력된다. 상기 입력되는 데이터가 어드레스인 경우에는 어드레스 래치 인에이블 신호(ALE)가 활성화되고, 상기 입력되는 데이터가 명령어인 경우에는 명령어 래치 인에이블 신호(CLE)가 활성화된다.
이와 같이 통상의 테스트 과정에서는 각 제어신호와 I/O를 통한 데이터 입력을 위해 여러 개의 채널을 필요로 한다.
도 3은 불휘발성 메모리 장치의 통상적인 테스트 과정에 인가되는 각종 펄스를 도시한 파형도이다.
상기 테스트 과정은 I/O를 통한 데이터 출력을 테스트하기 위한 동작이다.
먼저 상기 테스트 장치(110)를 통해 외부 제어신호(EXT REB)가 인가되면, 이는 각 칩(120~150)으로 전달되어 내부 제어신호(INT REB)로 기능하게 된다.
독출가능신호(REB)가 활성화되는 구간에서 클럭신호(PTCK)에 동기되어 각각 4비트의 데이터가 I/O를 통해 출력되고 있다. 즉 매 클럭신호(PTCK)마다 4비트의 데이터가 출력된다. 이와 같이 통상의 테스트 과정에서는 각 제어신호와 I/O를 통한 데이터 입력을 위해 여러 개의 채널을 필요로 한다.
도 4는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 데이터 입력 테스트 과정에 인가되는 각종 펄스를 도시한 파형도이고, 도 5는 본원 발명에 적용되는 클럭 주기 증배기를 도시한 블록도이다.
본원 발명에서는 하나의 I/O 핀을 통해 입력되는 신호가 제어신호와 데이터로서 기능하게 된다. 즉, 특정 구간에서 I/O 핀을 통해 입력되는 신호는 제어신호로 보고, 다른 구간에서 I/O 핀을 통해 입력되는 신호는 데이터로 본다. 한편, 하나의 I/O 핀을 통해 제어신호 및 데이터가 입력되므로, 종래의 기술에 비하여 동시에 테스트 할 수 있는 칩의 개수가 현저하게 증가한다. 예를 들어 도 1과 비교할 때, 도 1의 경우는 12개의 채널이 필요하지만, 본원 발명에서는 1개의 채널만 있어도 테스트가 가능하므로 12배에 해당하는 칩을 동시에 테스트할 수 있다. 이제 상세 구성을 살펴보기로 한다.
상기 테스트 과정에 사용되는 클럭 펄스(PTCK)는 상기 테스트 장치(110)가 공급하는 기준 클럭이다. 통상의 방법과는 달리 상기 클럭 펄스(PTCK)를 지속적으로 인가한다. 본원 발명의 실시예에 따르면 별도의 외부 제어신호(EXT WEB, EXT ALE/CLE)를 입력받지 않는다. 대신 I/O 핀을 통해 입력되는 신호를 이용하여 상기 제어신호로서 기능하게 한다. 도 5를 참조하면, 각 칩에 포함되어 있는 클럭주기 증배기(510)를 통하여 상기 클럭 펄스(PTCK)의 주기를 증배시키고 이를 쓰기가능신호(WEB)와 독출가능신호(REB)로 이용한다. 한편, 상기 클럭 주기 증배기(510)는 각 칩(DUT)에 포함된 카운터 회로를 이용하여 구현할 수 있다.
이제 하나의 I/O 핀을 통해 제어신호와 데이터를 구분하는 방법을 알아보도록 한다. 먼저 상기 클럭 주기 증배기(510)를 통하여 생성된 쓰기가능신호(WEB)신호가 일정구간(T2) 활성화된다. 상기 쓰기가능신호(WEB)의 활성화 여부를 이용하여 I/O 핀에 입력되는 신호가 제어신호(ALE, CLE, RE)로 기능할지, 데이터로 기능할지 여부를 결정한다. 테스트 동작을 위해서, 테스트 장치(110)와 칩 사이에는 기준 클럭 입력을 위한 클럭 펄스(PTCK) 입력 라인과, 하나의 I/O 핀이 연결되어 있다.
테스트 동작에서 테스트 장치(110)는 테스트를 시작하면서 기준 클럭으로서 클럭 펄스(PTCK)를 각각의 칩에 공급한다. 각각의 칩에 구비되는 클럭 주기 증배기(510)는 클럭 펄스(PTCK)가 처음으로 입력되면, 쓰기 가능 신호(WEB) 또는 독출 가능 신호(REB)를 활성화시키기 전에 일정 구간(T1) 동안에는 비활성화된 신호로 출력하고, 구간(T2) 동안에는 쓰기가능신호(WEB) 또는 독출가능신호(REB)를 활성화시켜 출력한다.
즉, 클럭 주기 증배기(510)는 처음으로 클럭펄스(PTCK)가 입력되는 것을 감지하여 일정시간(T1) 동안은 모드 선택을 할 수 있도록 하고, 일정시간(T2) 동안은 데이터 입력 구간으로 칩에서 인식하도록 하는 쓰기 가능 신호(WEB) 또는 독출 가능신호(REB)를 만들어 내는 것이다.
또한, 테스트 장치(110)는 클럭 펄스(PTCK)를 입력하면서, 동작 모드를 선택하도록 하는 신호를 칩과 연결되어 있는 I/O핀으로 입력한다. 그리고 칩에서는 클럭 주기 증배기(510)에서 출력하는 쓰기 가능 신호(WEB) 또는 독출가능신호(REB)가 비활성화된 동안 입력되는 클럭 펄스(PTCK)가 토글되는 횟수를 이용해서 테스트 장치(110)가 입력하는 신호가 어떤 동작 모드를 선택하려 하는지를 판단한다.
즉, 상기 쓰기가능신호(WEB)가 비활성화된 구간(T1)은 모드 선택 구간으로 설정하고, 클럭펄스(PTCK)가 입력되기 시작하면서 I/O 핀을 통해 하이레벨 신호가 입력되는 시점에 따라 각 제어신호를 구분한다.
도시된 바와 같이, 칩에서는 클럭 펄스(PTCK)가 입력되기 시작하면서 첫번째로 토글되는 제1 토글링 시점(F1)에서 I/O 핀을 통해 하이레벨 신호가 입력되면 이를 명령어 입력 모드(CLE)로 판단하고, 이후에 쓰기가능신호(WEB)가 활성화되는 구간에 I/O 핀을 통해 입력되는 데이터는 명령어 신호로 판단하게 된다.
또한, 칩에서는 클럭 펄스(PTCK)가 입력되기 시작하면서 두번째로 토글링되는 제2 토글링 시점(F2)에서 I/O 핀을 통해 하이레벨 신호가 입력되면 이를 어드레스 입력 모드(ALE)로 판단하고, 이후에 쓰기가능신호(WEB)가 활성화되는 구간에 I/O 핀을 통해 입력되는 데이터는 어드레스 신호로 판단하게 된다.
또한, 칩에서는 클럭 펄스(PTCK)가 입력되기 시작하면서 세번째로 토글링되는 제3 토글링 시점(F3)에서 I/O 핀을 통해 하이레벨 신호가 입력되면 이를 독출 가능 스위칭 모드(RE)로 판단한다. 이때 클럭주기 증배기(510)는 독출 가능 스위칭 모드(RE)로 판단됨에 따라 상기 쓰기가능신호(WEB)를 독출가능신호(REB)로 스위칭시킨다. 상기 스위칭동작에 따라 독출가능신호(REB)가 활성화되며 이는 이후 도 6을 통해 설명하기로 한다. 한편, 상기 쓰기가능신호(WEB)와 독출가능신호(REB)는 동시에 활성화되지 않는다.
만약, 상기 쓰기가능신호(WEB)가 비활성화된 구간(T1)에서 I/O 핀을 통해 입력되는 하이레벨 신호가 없다면 칩에서는 I/O핀을 통해서 입력되는 신호를 일반 데이터 입력신호(WE)로 판단하고, 이후에 쓰기가능신호(WEB)가 활성화되는 구간에 I/O 핀을 통해 입력되는 데이터는 일반 데이터로 판단하게 된다.
한편, 각 데이터 입력구간(T2)에서는 각 클럭펄스의 상승에지에 동기되어 I/O 핀을 통해 입력되는 신호가 데이터로 입력되는바 최소 8 주기 동안 상기 쓰기가능신호(WEB)가 활성화되어야 한다.
도 6은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 데이터 출력 테스트 과정에 인가되는 각종 펄스를 도시한 파형도이다.
이는 상기 제3 토글링 시점(F3)에서 I/O 핀을 통해 하이레벨 신호가 입력되는 경우, 상기 쓰기가능신호(WEB)가 독출가능신호(REB)로 스위칭되는 경우를 도시하고 있다.
상기 독출가능신호(REB)가 활성화됨에 따라, 메모리칩에 저장된 데이터들이 하나의 I/O 핀을 통해 순차적으로 출력된다. 한편, 데이터 출력시에는 상기 클럭 펄스(PTCK)의 레벨이 변환되는 시점에 동기되어, 즉 상승에지 및 하강에지에 동기되어 데이터가 출력되는바 최소 4 주기 동안 상기 독출가능신호(REB)가 활성화되어야 한다.
한편, 독출가능신호(REB)가 비활성화된 후에 첫번째로 클럭펄스가 토글링되는 제4 토글링 시점(F4)에 I/O 핀을 통해 하이레벨의 신호가 인가되면, 이를 독출 동작 유지신호로 판단하여 독출 동작 수행모드가 지속적으로 유지된다. 그러나 상기 제4 토글링 시점(F4)에서 I/O 핀을 통해 로우레벨의 신호가 인가되면, 상기 독출가능신호(REB)가 쓰기가능신호(WEB)로 스위칭되고, 상기 설명한 도 4의 동작이 수행된다.
이와 같이 클럭 펄스의 주기를 증배하여 생성한 쓰기가능신호(WEB) 또는 독출가능신호(REB)의 상태와. 하나의 I/O 핀을 통해 입력되는 데이터의 레벨을 근거로 동작 모드를 결정하고 데이터 입력까지 가능하다. 따라서 동시에 테스트할 수 있는 칩의 개수를 획기적으로 증가시킬 수 있다.
한편, 상기 I/O 핀을 통해 입력되는 데이터의 개수가 8개인 것으로 한정되어 설명되어 있으나, 이는 실시자의 선택에 따라 변경가능한 것임은 당업자에게 자명한 사실이다. 즉, x16 모드의 칩에 대해서도 적용가능하며, 이 경우 데이터 입력 구간 또는 출력 구간에서 16개의 데이터가 순차적으로 입출력된다.
도 1은 불휘발성 메모리 장치의 통상적인 테스트 방식을 도시한 도면이다.
도 2는 불휘발성 메모리 장치의 통상적인 테스트 과정에 인가되는 각종 펄스를 도시한 파형도이다.
도 3은 불휘발성 메모리 장치의 통상적인 테스트 과정에 인가되는 각종 펄스를 도시한 파형도이다.
도 4는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 데이터 입력 테스트 과정에 인가되는 각종 펄스를 도시한 파형도이다.
도 5는 본원 발명에 적용되는 클럭 주기 증배기를 도시한 블록도이다.
도 6은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 데이터 출력테스트 과정에 인가되는 각종 펄스를 도시한 파형도이다.

Claims (17)

  1. 클록펄스가 입력되고, 쓰기 가능 신호 또는 독출 가능 신호가 비활성화된 구간 동안 단일 I/O 핀을 통해 입력되는 신호에 따라 특정 동작 모드가 선택되는 단계와,
    상기 선택된 동작 모드에 따라 상기 쓰기 가능 신호 또는 독출 가능 신호가 활성화되는 단계와,
    상기 쓰기 가능 신호가 활성화되는 구간 동안 상기 단일 I/O 핀을 통해 복수의 신호가 입력되는 단계와,
    상기 독출 가능 신호가 활성화되는 구간 동안 상기 단일 I/O 핀을 통해 복수의 신호가 출력되는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 테스트 방법.
  2. 제1항에 있어서, 상기 특정 동작 모드가 선택되는 단계는 상기 클록 펄스가 입력되기 시작하면서 첫번째로 토글링되는 제1 토글링 시점에 상기 단일 I/O 핀을 통해 제1 레벨의 신호가 입력되는 경우 명령어 입력 모드가 선택되는 단계와,
    상기 클록 펄스가 입력되기 시작하면서 두번째로 토글링되는 제2 토글링 시점에 상기 단일 I/O 핀을 통해 제1 레벨의 신호가 입력되는 경우 어드레스 입력 모드가 선택되는 단계와,
    상기 클록 펄스가 입력되기 시작하면서 세번째로 토글링되는 제3 토글링 시점에 상기 단일 I/O 핀을 통해 제1 레벨의 신호가 입력되는 경우 독출 동작 모드가 선택되는 단계와,
    상기 쓰기 가능 신호가 비활성화된 구간 동안 단일 I/O 핀이 제2 레벨로 유지되는 경우 쓰기 가능 모드가 선택되는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 테스트 방법.
  3. 제2항에 있어서, 상기 명령어 입력 모드, 어드레스 입력 모드 또는 쓰기 가능 모드가 선택되는 경우 상기 쓰기 가능 신호가 활성화되어 상기 단일 I/O 핀을 통해 복수의 신호가 입력되는 것을 특징으로 하는 불휘발성 메모리 장치의 테스트 방법.
  4. 제2항에 있어서, 상기 독출 동작 모드가 선택되는 경우 상기 독출 가능 신호가 활성화되어 상기 단일 I/O 핀을 통해 복수의 신호가 출력되는 것을 특징으로 하는 불휘발성 메모리 장치의 테스트 방법.
  5. 제2항에 있어서, 상기 명령어 입력 모드가 선택되는 경우 상기 쓰기 가능 신호가 활성화되어 상기 단일 I/O 핀을 통해 명령어 신호가 입력되는 것을 특징으로 하는 불휘발성 메모리 장치의 테스트 방법.
  6. 제2항에 있어서, 상기 어드레스 입력 모드가 선택되는 경우 상기 쓰기 가능 신호가 활성화되어 상기 단일 I/O 핀을 통해 어드레스 신호가 입력되는 것을 특징으로 하는 불휘발성 메모리 장치의 테스트 방법.
  7. 제1항에 있어서, 상기 독출 가능 신호의 활성화 구간이 종료된 후부터 카운트하여 상기 클록펄스가 첫번째로 토글링하는 제4 토글링 시점에 상기 단일 I/O 핀을 통해 제1 레벨의 신호가 입력되는 경우 독출 동작 유지 모드가 선택되는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 테스트 방법.
  8. 클록펄스를 입력받고, 제1 제어 신호가 비활성화된 구간 동안 단일 I/O 핀을 통해 입력되는 신호에 따라 특정 동작 모드가 선택되는 단계와,
    상기 선택된 동작 모드에 따라 상기 제1 제어 신호가 활성화되는 단계와,
    상기 제1 제어 신호가 활성화된 구간 동안 상기 단일 I/O 핀을 통해 복수의 신호가 입력되는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 테스트 방법.
  9. 제8항에 있어서, 상기 특정 동작 모드가 선택되는 단계는 상기 클록 펄스가 입력되기 시작하면서 첫번째로 토글링되는 제1 토글링 시점에 상기 단일 I/O 핀을 통해 제1 레벨의 신호가 입력되는 경우 명령어 입력 모드가 선택되는 단계와,
    상기 클록 펄스가 입력되기 시작하면서 두번째로 토글링되는 제2 토글링 시점에 상기 단일 I/O 핀을 통해 제1 레벨의 신호가 입력되는 경우 어드레스 입력 모드가 선택되는 단계와,
    상기 클록 펄스가 입력되기 시작하면서 세번째로 토글링되는 제3 토글링 시점에 상기 단일 I/O 핀을 통해 제1 레벨의 신호가 입력되는 경우 독출 동작 모드가 선택되는 단계와,
    상기 제1 제어 신호가 비활성화된 구간 동안 단일 I/O 핀이 제2 레벨로 유지되는 경우 쓰기 가능 모드가 선택되는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 테스트 방법.
  10. 제8항에 있어서, 상기 제1 제어 신호가 활성화되는 단계는 상기 클록 펄스가 입력되기 시작하면서 첫번째로 토글링되는 제1 토글링 시점에 상기 단일 I/O 핀을 통해 제1 레벨의 신호가 입력되는 경우,
    상기 클록 펄스가 입력되기 시작하면서 두번째로 토글링되는 제2 토글링 시점에 상기 단일 I/O 핀을 통해 제1 레벨의 신호가 입력되는 경우 또는
    상기 제1 제어 신호가 비활성화된 구간 동안 단일 I/O 핀이 제2 레벨로 유지되는 경우에 상기 제1 제어 신호가 활성화되는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 테스트 방법.
  11. 제9항에 있어서, 상기 명령어 입력 모드가 선택되는 경우 상기 제1 제어 신호가 활성화되어 상기 단일 I/O 핀을 통해 명령어 신호가 입력되는 것을 특징으로 하는 불휘발성 메모리 장치의 테스트 방법.
  12. 제9항에 있어서, 상기 어드레스 입력 모드가 선택되는 경우 상기 제1 제어 신호가 활성화되어 상기 단일 I/O 핀을 통해 어드레스 신호가 입력되는 것을 특징으로 하는 불휘발성 메모리 장치의 테스트 방법.
  13. 클록펄스를 입력받고, 제1 제어 신호가 비활성화된 구간 동안 단일 I/O 핀을 통해 입력되는 신호에 따라 특정 동작 모드가 선택되는 단계와,
    상기 선택된 동작 모드에 따라 제2 제어 신호가 활성화되는 단계와,
    상기 제2 제어 신호가 활성화된 구간 동안 상기 단일 I/O 핀을 통해 복수의 신호가 출력되는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 테스트 방법.
  14. 제13항에 있어서, 상기 특정 동작 모드가 선택되는 단계는 상기 클록 펄스가 입력되기 시작하면서 첫번째로 토글링되는 제1 토글링 시점에 상기 단일 I/O 핀을 통해 제1 레벨의 신호가 입력되는 경우 명령어 입력 모드가 선택되는 단계와,
    상기 클록 펄스가 입력되기 시작하면서 두번째로 토글링되는 제2 토글링 시점에 상기 단일 I/O 핀을 통해 제1 레벨의 신호가 입력되는 경우 어드레스 입력 모드가 선택되는 단계와,
    상기 클록 펄스가 입력되기 시작하면서 세번째로 토글링되는 제3 토글링 시점에 상기 단일 I/O 핀을 통해 제1 레벨의 신호가 입력되는 경우 독출 동작 모드가 선택되는 단계와,
    상기 제1 제어 신호가 비활성화된 구간 동안 단일 I/O 핀이 제2 레벨로 유지되는 경우 쓰기 가능 모드가 선택되는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 테스트 방법.
  15. 제13항에 있어서, 상기 제2 제어 신호가 활성화되는 단계는 상기 클록 펄스가 입력되기 시작하여 세번째로 토글링되는 제3 토글링 시점에 상기 단일 I/O 핀을 통해 제1 레벨의 신호가 입력되는 경우에 상기 제2 제어 신호가 활성화되는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 테스트 방법.
  16. 제14항에 있어서, 상기 독출 동작 모드가 선택되는 경우 상기 제2 제어 신호가 활성화되어 상기 단일 I/O 핀을 통해 복수의 신호가 출력되는 것을 특징으로 하는 불휘발성 메모리 장치의 테스트 방법.
  17. 제13항에 있어서, 상기 제2 제어 신호의 활성화 구간이 종료된 후부터 카운트하여 클록 펄스가 첫번째로 토글링되는 제4 토글링 시점에 상기 단일 I/O 핀을 통해 제1 레벨의 신호가 입력되는 경우 독출 동작 유지 모드가 선택되는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 테스트 방법.
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