KR100940150B1 - 밴드갭 기준전압 발생을 위한 새로운 스타트-업 회로 - Google Patents

Abstract

본 발명은 밴드갭 기준전압 발생회로가 휴면 모드에서 동작 모드로 전환시 연산 증폭기의 입력 트랜지스터간의 물리적 형상 차이에 기인하여 DC-오프셋 등과 같은 전기적 특성의 차이가 발생하더라도 상기 밴드갭 기준전압 발생회로를 안정적이면서 동시에 빠른 스타트-업을 시킬 수 있는 스타트-업 회로에 관한 것이다.

본 발명에 의할 시 밴드갭 기준전압 발생회로의 휴면 모드에서 동작 모드로의 전환시 안정된 스타트-업을 수행함으로써 빠른 시간 안에 안정된 출력을 얻을 수 있으며, 또한 연산 증폭기 내의 두 입력 트랜지스터간의 차이에 의한 DC-오프셋이 발생하더라도 안정적인 밴드갭 출력전압을 발생시킬 수 있다.

밴드갭 기준전압 발생회로, 스타트-업 회로

Description

밴드갭 기준전압 발생을 위한 새로운 스타트-업 회로{A strat-up circuit for bandgap reference voltage generation}

본 발명은 밴드갭 기준전압 발생회로의 스타트-업(start-up)회로에 관한 것으로서 특히 밴드갭 기준전압 발생회로가 휴면모드(sleep mode)에서 정상모드(operation mode)로 전환될 때 빠른 스타트-업(start-up)을 구현함과 동시에 안정된 밴드갭(bandgap) 출력전압을 얻도록 창안된 것이다.

반도체 집적회로에서 내부의 기준전압을 안정적으로 유지하는 것은 전체 시스템의 신뢰성을 확보하는데 있어서 대단히 중요하다. 즉 외부전원의 전압이나 온도 또는 반도체 집적 공정이 변동하더라도 집적회로 내부에서 사용하는 기준전압은 안정적으로 유지되어야 각 소자들이 자신의 기능을 발휘할 수 있게 된다. 이러한 목적을 위해서 안정되고 일정한 기준전압을 공급하도록 설계된 회로가 기준전압 발생회로이다.

이러한 기준전압 발생회로 중 널리 쓰이는 것이 바이폴라 트랜지스터를 사 용한 밴드갭 기준전압 발생회로이다. 일반적으로 밴드갭 기준전압 발생회로는 밴드갭 기준전압 발생회로가 휴면모드(sleep mode)에서 동작모드(operation mode)로 전화될 때 상기 회로를 안정적으로 재시작시켜 주는 스타트-업(strat-up)회로를 구비하고 있다. 도 1에는 종래에 사용되는 밴드갭 기준전압 발생회로의 회로도가 나타나 있다.

도 1에서 보듯이, 종래의 밴드갭 기준전압 발생회로는 바이폴라 트랜지스터 Q1, Q2 및 저항 R3로 이루어진 온도보상회로, Q1의 이미터(emitter)로부터의 전압을 입력받는 제1입력단(Inn)과 Q2의 이미터로부터 R3를 거쳐 전압을 입력받는 제2입력단(Inp)를 구비하고 이로부터 일정한 전압을 출력하는 연산증폭기(Op-Amp), 상기 연산 증폭기의 출력으로부터 피드백되는 전압에 의해 ON/OFF가 결정되며 Q1 및 Q2에 기준전류를 공급하는 PMOS 트랜지스터(MP11), 휴면모드에서 동작모드로의 전환시 밴드갭 기준전압 발생회로가 안정적으로 스타트-업 될 수 있게 하는 스타트-업(start-up)회로(100)로 구성된다. 이러한 밴드갭 기준전압 발생회로로부터 출력되는 전압, 즉 밴드갭 출력전압이 기준전압으로 사용되게 된다.

이러한 종래의 밴드갭 기준전압 발생회로가 온도의 변화에 영향을 받지 않고 안정적인 전압을 공급하는 원리는 다음과 같다. 즉 밴드갭 기준전압 발생회로 중 온도보상회로에서는 온도에 따라 증가하는 이른바 양의 온도계수를 가지는 PTAT(proportional to absolute temperature)회로(Q2 및 R3로 이루어진 회로) 전압과 온도에 따라 감소하는 이른바 음의 온도계수를 가지는 베이스-에미터 접합(Q1)의 전압을 함께 연산 증폭기에 공급하게 된다. 상기 연산 증폭기에서는 공급된 양 전압이 서로 더해지며, 이때 온도에 따른 전압의 상승 및 감소 효과가 서로 상쇄하게 된다. 따라서 온도 변화에 영향을 받지 않는 안정적인 기준전압을 공급할 수 있게 된다.

상기 연산 증폭기가 양 전압을 입력 받는 단자 즉 제1입력단(Inp) 및 제2입력단(Inn)은 모두 MOS 트랜지스터로 이루어져 있는 바(이하 입력 트랜지스터), 상기 입력 트랜지스터는 그 성능이 동일하게 구현되도록 설계된다. 따라서 상기 두 개의 입력 트랜지스터가 설계한 대로 동일하게 제조된다면 이상적으로 안정적인 기준전압을 공급할 수 있다.

그러나 실제 제조 시 상기 두 개의 입력 트랜지스터가 이상적으로 동일하게 구현되는 것이 불가능하며, 어느 정도의 범위 내에서 트랜지스터를 구성하는 부분의 물리적인 차이, 예를 들면 채널의 길이나 소스/드레인의 깊이의 차이 등이 발생하게 된다. 이러한 물리적인 차이는 양 입력 트랜지스터 간의 전기적 성능의 차이를 유발하며 이로 인해 기준전압의 안정성이 영향을 받게 된다. 예를 들어 상기 입력 트랜지스터간의 드레인 전압의 차이인 DC 오프 셋(off-set)이 설정된 기준전압의 0.11% 이상이 되면, 밴드갭 출력전압이 정상치의 약 33% 밖에 이르지 못해 소자의 동작에 치명적인 오류를 발생시킨다. 도 2에는 입력 트랜지스터의 DC-오프셋이 0V인 경우에 밴드갭 출력전압이 1.2V로 안정적으로 나타나는 경우(200)와 DC 오프 셋이 약 0.11%일 경우 밴드갭 출력전압이 약 0.4V에 불과하여 밴드갭 출력의 이상(failure)이 발생하는 경우(210)을 보여주고 있다.

위와 같이 종래의 밴드갭 기준전압 발생회로에서 입력 트랜지스터의 성능 차이로 인하여 밴드갭 출력전압의 이상이 나타나는 이유는 연산 증폭기가 오픈-루프(open-loop) 동작에 의해 입력단에서의 전압 차이를 1000배 이상 증폭하게 되어 이로 인해 연산 증폭기의 출력단에서의 신속한 전압 하강이 어려워지기 때문이다. 이를 도 1를 참조하여 구체적으로 설명하면 다음과 같다. 여기서 MP는 PMOS 트랜지스터를, MN은 NMOS 트랜지스터를 각각 의미한다.

휴면모드에서는 외부로부터 회로에 인가되는 외부전원 (pwd)가 3.3V(즉, 'High' 상태)가 되면 인버터를 통해 출력되는 전원 (pwdb)는 0V(즉, 'Low' 상태)가 되며, MP12 및 MN12의 게이트에는 pwdb가 인가되고 MP13의 게이트에는 pwd가 인가된다. PMOS 트랜지스터는 게이트에 'Low'가 인가될 경우에, NMOS 트랜지스터는 게이트에 'High'가 인가될 경우에 각각 ON 상태가 되므로 게이트에 pwdb가 인가되는 MP12 및 MN12는 각각 ON 및 OFF상태가 되며, 게이트에 pwd가 인가되는 MP13는 OFF 상태가 된다.

MP12가 ON상태가 됨에 따라 MP12의 소스는 MP12의 드레인과 연결된 전원전압 3.3V와 동일한 전압을 가지게 되며, MP15 및 MN12가 OFF상태이므로 이 3.3V는 그대로 유지된다. 이 3.3V가 MP11의 게이트에 인가되므로 MP11은 OFF 상태를 유지하며 따라서 MP11을 통해 기준전류가 흐르지 못하고 밴드갭 출력전압(Vbg)은 0V를 유지하게 된다.

그러나 외부로부터 회로에 인가되는 전압 pwd가 0V가 되면 pwdb는 3.3V가 되며 따라서 위에서와 마찬가지 원리로 MP12는 OFF가 되나 스타트-업 회로에 있는 MP13 및 MN12는 ON 상태가 된다. MP13가 ON 상태가 됨에 따라 MP13를 통해 전류가 흐르며, MP14 및 MN13 내지 MN15는 게이트와 드레인단이 서로 연결되어 저항으로서 기능하는 바, MN13의 드레인의 전압은 약 2.4V로 올라가게 된다. MN13의 드레인은 MP15의 게이트와 연결되어 있으므로 MN13의 드레인 전압이 2.4V로 상승함에 따라 MP15도 ON상태가 된다. 이때 MP15의 드레인은 MP12의 소스와 연결되어 있으므로 MP15가 ON상태가 됨에 따라 3.3V를 유지하고 있던 MP12의 소스로부터 MP15 및 MN12를 통해 접지단(Vss)쪽으로 전류가 흐르게 된다. 이때 MP12는 OFF 상태이므로 MP12를 통해 전원전압단(Vdd) 3.3V가 더 이상 공급되지 않으므로 MP12의 소스 전압은 3.3V에서 그 이하로 감소하기 시작하여 약 2.1V에 이르게 되며, 이에 따라 MP11이 ON 상태로 전환된다. MP11이 ON 상태가 되면 MP11을 따라 기준전류가 MP11의 드레인으로부터 연산 증폭기(Op-Amp)로 흐르게 되며, 밴드갭 출력전압(Vbg)는 0V에서 1.2V로 상승하기 시작한다. 이때 연산 증폭기의 출력단(즉, MP12의 소스)에서의 전압이 신속하고 안정적으로 하강하여 MP11의 게이트에 인가되는 전압이 안정적으로 ON상태를 유지할 수 있어야 결국 밴드갭 출력전압(Vbg)가 안정적인 값을 출력하게 됨을 알 수 있다.

그러나 이러한 종래의 밴드갭 기준전압 발생회로에서는 MP15가 PMOS 트랜지스터로서 문턱전압(threshold voltage) Vth가 약 0.9V 이며, 따라서 MP15 트랜지스터의 게이트에 2.4V가 인가된 상태에서 MP15 트랜지스터의 드레인에서의 전압이 3.3V로부터 감소하기 시작하여 3.0V 미만이 되면 드레인과 게이트간의 전압(Vdg)가 Vth 보다 작아지게 된다. 이로 인해 MP12의 소스로부터 MP15을 통한 방전의 구동력이 약해지게 되어 전류가 잘 흐르지 않게 되므로 MP12의 소스의 전압 강하가 어려 워 지게 된다.

이때 연상 증폭기(Op-Amp)의 입력 트랜지스터간의 DC-오프셋이 발생하게 되면 이러한 전압 강하의 약화 현상은 더욱 심화된다. 왜냐하면 연상 증폭기는 오픈-루프(open-loop) 동작에 의해 입력 트랜지스터의 DC-오프셋을 1000배 이상 증폭하게 되며, 따라서 DC-오프셋에 따라 증폭 연산기의 출력전압은 더욱 높아지려는 경향을 보이게 되기 때문이다. 따라서 증폭 연산기의 출력단과 연결되어 있는 MP12 소스에서의 전압강하는 더욱 어려워지며 이로 인해 게이트가 MP12의 소스와 연결되어 있는 MP1의 ON 상태가 불안정하게 된다. 이러한 MP11의 불안정으로 인하여 밴드갭 출력전압(Vbg)도 정상치보다 현저하게 낮은 출력상태를 보이게 된다. 도 2에는 DC-오프셋이 0% 인 경우(200)와 0.11%인 경우(210)의 밴드갭 출력상태가 나타나 있는 바, DC-오프셋이 0.11%인 1.2V보다 현저하게 낮은 0.4V정도 밖에 되지 않은 비정상적인 출력상태를 보이고 있음을 알 수 있다.

이러한 밴드갭 출력전압의 비정상적인 출력상태는 이를 기준전압으로 사용하는 반도체 회로의 구동에 악영향을 주어 반도체 소자의 신뢰성을 저하시키는 문제점을 발생시킨다.

본 발명은 상기와 같은 문제를 해결하기 위하여 안출된 것으로서, 밴드갭 기준전압 발생회로가 휴면 모드에서 동작 모드로 전환시 연산 증폭기의 입력 트랜지스터간의 물리적 형상 차이에 기인하여 DC-오프셋 등과 같은 전기적 특성의 차이가 발생하더라도 상기 밴드갭 기준전압 발생회로를 안정적이면서 동시에 빠른 스타트-업을 시킬 수 있는 스타트-업 회로에 관한 것이다.

본 발명에 따른 밴드갭 기준전압 발생회로에서의 스타트-업 회로는 드레인이 전원전압단(Vdd)에 연결되고 소스와 게이트가 상호 연결되어 있는 제1 PMOS 트랜지스터; 드레인이 상기 제1 PMOS 트랜지스터의 소스에 연결되고 게이트는 밴드갭 출력단과 연결된 제1 NMOS 트랜지스터; 드레인이 상기 제1 NMOS 트랜지스터의 소스에 연결되고 소스는 접지단(Vss)에 연결되며 게이트에 인버터 출력 전원(pwdb)이 인가되는 제2 NMOS 트랜지스터; 드레인이 연산 증폭기의 출력단에 연결되고 게이트가 상기 제1 NMOS 트랜지스터의 드레인과 연결되는 제3 NMOS트랜지스터; 및 소스가 상기 접지단(Vss)과 연결되고 드레인이 상기 제3 NMOS 트랜지스터와 연결되며 게이트에 상기 인버터 출력 전원(pwdb)이 인가되는 제4 NMOS 트랜지스터(MN2); 를 포함하는 것을 특징으로 한다.

또한 본 발명에 따른 밴드갭 기준전압 발생회로에서는 드레인이 상기 밴드갭 출력단과 연결되고 소스는 상기 접지단(Vss)과 연결되며 게이트에는 외부 전원(pwd)이 인가되는 제 5 NMOS 트랜지스터를 더 포함함으로써 밴드갭 출력전압을 보다 확실하게 0V로 유지하게 할 수 있다.

또한 상기 밴드갭 출력전압 중의 고주파 노이즈(high frequency noise)를 제거하여 보다 안정한 출력 상태를 얻기 위하여 밴드갭 출력단에 저대역 필터(low pass filter)를 연결할 수 있다. 이때 상기 저대역 필터(low pass filter)는 밴드갭 출력단에 직렬로 연결되는 저항과 상기 밴드갭 출력단과 상기 전원전압단(Vdd) 사이에 연결된 캐패시터로 구성될 수 있으며, 이때 상기 저항 및 캐패시터는 모두 PMOS 트랜지스터를 사용할 수 있다.

본 발명에 의할 시 밴드갭 기준전압 발생회로의 휴면 모드에서 동작 모드로의 전환시 안정된 스타트-업을 수행함으로써 빠른 시간 안에 안정된 출력을 얻을 수 있으며, 또한 연산 증폭기 내의 두 입력 트랜지스터간의 차이에 의한 DC-오프셋이 발생하더라도 안정적인 밴드갭 출력전압을 발생시킬 수 있다.

이하 첨부된 도면들을 참조하여 본 발명에 따른 밴드갭 기준전압 발생회로의 일실시예에 대해서 상세히 설명한다.

도 3에는 본 발명에 따르는 스타트-업 회로(200)을 구비한 밴드갭 기준전압 발생회로의 회로도가 나타나 있다.

휴면 모드에서는 외부로부터 회로에 인가되는 외부전원 pwd가 3.3V이고따라서 인버터를 통해 출력되는 전원 pwdb는 0V가 된다. 따라서 MP32는 ON 상태를 유지하고 MN32 및 MN34는 OFF 상태가 된다. MP32가 ON 상태이므로 MP32의 소스의 전압은 MP32의 드레인에 인가된 전압인 3.3V가 되며, 이 3.3V가 MP31의 게이트에 인가되어 MP31는 OFF 상태가 된다. 이때 MN33의 게이트는 밴드갭 출력단과 연결되어 있으므로 밴드갭 출력전압이 0V이면 MN33는 OFF가 되며 MN34도 OFF가 된다. 이때 MP33는 게이트단과 드레인단이 서로 연결되어 있으므로 저항으로서의 역할을 수행하게 된다. 따라서 MN33의 드레인전압은 3.3V가 되고 상기 MN33의 드레인과 게인트가 연결된 MN31도 ON 상태가 된다.

그러나 MN32가 OFF 상태이므로 MP32 소스쪽의 전류가 접지단(Vss)으로 흘러가지 못하며, 따라서 상기 MP32의 소스의 전압은 계속 3.3V를 유지하게 된다. 따라서 휴면 모드에서는 MP32, MN31은 ON상태를 유지하며, MP31, MN32, MN34는 OFF 상태를 유지하며 밴드갭 출력전압(Vbg)은 0V를 유지하게 된다.

이러한 휴면 모드에서 동작 모드로 전환을 위해 외부전원 PWD가 3.3V에서 0V로 변화되면 PWDB는 0V에서 3.3V가 되면서 MP32는 OFF이 되고 MN32 및 MN34는 ON가 된다. 따라서 MP32의 소스로부터 전류가 MN31, MN32를 통해 접지단(Vss)으로 방전되므로 상기 MP32의 소스에서의 전압은 3.3V에서 강하된다. 이러한 MP32의 소스에서의 전압강하로 인하여 MP31이 ON상태로 전환됨에 따라 MP31을 통해 전류가 흐르게 되며 따라서 밴드갭 출력전압(Vbg)도 0V에서 상승하여 1.2V로 된다. 이때 MP32의 소스는 연산 증폭기(Op-Amp)의 출력단과 연결되어 있으므로 연산 증폭기 출 력단에서의 전압도 MP32 소스의 전압과 마찬가지로 신속하게 하강할 수 있다.

본 발명에 의할 시 종래에 비해 연산 증폭기 출력단에서의 전압강하에 비해 신속하고 안정적으로 이루어 지게 된다. 즉 동작모드에서 연산 증폭기(Op-Amp)의 출력단과 연결되어 있는 트랜지스터인 MN31이 NMOS 트랜지스터로서 종래의 PMOS 일때와 같이 드레인과 게이트간의 전압 (Vdg)가 Vth보다 낮아지게 되어 방전의 구동력이 작아지는 현상이 나타나지 않음으로 연산 증폭기(Op-Amp) 출력단(즉 MP32 소스)의 전압이 신속하고 안정적으로 하강하게 된다.

따라서 이미 상술한 바와 같이 연산 증폭기의 입력 트랜지스터간의 DC-오프셋과 같은 전기적 성능 차이에 기인하여 연산 증폭기 출력단에서의 전압이 상승하는 효과가 있다고 하더라도 이러한 상승 효과가 MN31 및 MN32를 통한 신속한 전압 하강 효과와 상쇄되므로 이러한 입력 트랜지스터의 차이에 인한 특성 악화 현상을 개선 할 수 있게 되는 것이다.

한편 동작모드로 전환된면 밴드갭 출력단의 전압이 0V에서 1.2V로 변화되면서 MN33는 OFF상태에서 ON상태로 전환된다. 동작모드에서 MN34는 ON 상태이가 된다. 이때 MN33 및 MN34의 ON상태에서의 저항은 수 오옴에 불과하나, MP33는 채널 길이와 폭을 조절하여 수 메가 오옴을 가지도록 설정되어 있다. 따라서 MN33의 드레인에서의 전류는 MN33 및 MN34를 통해 접지단(Vss)으로 방전되며 이로 인하여 MN33의 드레인의 전압은 3.3V에서 0V로 하강하게 된다. 따라서 MN33의 드레인과 연결되어 있는 MN1의 게이트도 0V로 하강함에 따라 MN31도 OFF 상태로 전환된다. 이로 인해 연산 증폭기 출력단에서의 MN31 및 MN32를 통한 방전이 더 이상 발생하지 않게 되어 연상 증폭기 출력단에서의 전압은 안정적으로 유지하게 되며, 따라서 밴드갭 출력전압도 1.2V를 안정적으로 유지하게 된다.

한편 상기 밴드갭 출력단에는 드레인은 상기 밴드갭 출력단과 연결되고 소스는 접지단(Vss)과 연결되며 게이트에는 pwd가 인가되는 MN35를 더 부가할 수 있다. 이는 휴면모드시(즉, 외부전원 pwd가 3.3V일때) MN35가 ON상태가 되게 하여 밴드갭 출력단으로부터 접지단(Vss)쪽으로 전류가 흐르도록 하여 밴드갭 출력 전압을 보다 확실하게 0V가 되도록 하기 위함이다. 이를 이용하면 밴드갭 출력전압을 입력받아 기준전압으로 사용하는 회로에서의 필요없는 전력 소모를 방지하는 효과를 얻을 수 있다.

경우에 따라서는 밴드갭 출력전압이 0V에서 1.2V로 급격하게 전환하는 과정에서 순간적으로 전압이1.2V를 상당히 초과하는 글리치(glitch)를 포함하는 경우가 있으며, 이러한 글리치는 대부분 고대역 주파수(high pass frequency)로 이루어져 있다. 이러한 글리치는 반도체 회로의 오동작의 원인으로 작용하는 바, 이를 개선하기 위해서 밴드갭 출력전압 중 고대역 주파수 부분을 걸러내고 저대역 주파수만을 통과시키는 저대역 주파수 필터를 부가할 수 있다.

도 3의 MP35 및 MP34는 위와 같은 목적을 가지는 저대역 필터를 이루는 구성요소로 MP35는 밴드갭 출력단과 직렬로 연결되어 있으며 저항으로서의 역할을 수행하며, MP34는 밴드갭 출력단과 전원전압단(Vdd) 사이에 연결되어 캐패시터로서의 역할을 수행하게 된다.

도 4는 위와 같은 구성을 가진 스타트-업 회로를 적용하였을 경우에 입력 트 랜지스터 간의 DC 오프셋의 차이에 따른 밴드갭 출력전압 특성을 도시한 것이다. 도 4에서 보듯이 입력 트랜지스터간의 DC 오프셋이 0%(0mV), 0.11%(1.1mV) 및 1%(10mV)이더라도 밴드갭 출력특성이 모두 정상적으로 나타났으며, 종래의 스타트-업 회로를 사용하였을 때 나타났던 밴드갭 출력특성의 악화는 보이지 않았다. 이로부터 본 발명에 의할 시 트랜지스터 제조 공정에 기인하는 입력 트랜지스터 간의 DC오프셋이 1%에 이르더라도 밴드갭 출력전압은 안정적으로 1.2V를 유지함을 알 수 있다.

도 1은 종래의 밴드갭 기준전압 발생회로의 회로도 이다

도 2는 종래의 밴드갭 기준전압 발생회로에 나타나는 밴드갭 출력전압의 이상 특성을 도시한 것이다.

도 3은 본 발명에 따른 밴드갭 기준전압 발생회로의 회로도 이다.

도 4는 본 발명에 따른 밴드갭 기준전압 발생회로에서의 밴드갭 출력전압 특성을 도시한 것이다.

<도면의 주요 부분에 대한 부호의 설명>

100: 종래의 밴드갭 기준전압 발생회로에서의 스타트-업 회로

300: 본 발명에 따른 밴드갭 기준전압 발생회로에서의 스타트-업 회로

Claims (5)

1. 밴드갭 기준전압 발생회로에 적용되는 스타트-업(start-up)회로에 있어서,

   드레인이 전원전압단(Vdd)에 연결되고 소스와 게이트가 상호 연결되어 있는 제1 PMOS 트랜지스터(MP33);

   드레인이 상기 제1 PMOS 트랜지스터(MP33)의 소스에 연결되고 게이트는 밴드갭 출력단과 연결된 제1 NMOS 트랜지스터(MN33);

   드레인이 상기 제1 NMOS 트랜지스터(MN33)의 소스에 연결되고 소스는 접지단(Vss)에 연결되며 게이트에 인버터 출력 전원(pwdb)이 인가되는 제2 NMOS 트랜지스터(MN34);

   드레인이 연산 증폭기의 출력단에 연결되고 게이트가 상기 제1 NMOS 트랜지스터(MN33)의 드레인과 연결되는 제3 NMOS트랜지스터(MN31); 및

   소스가 상기 접지단(Vss)과 연결되고 드레인이 상기 제3 NMOS 트랜지스터(MN31)와 연결되며 게이트에 상기 인버터 출력 전원(pwdb)이 인가되는 제4 NMOS 트랜지스터(MN32);

   를 포함하는 것을 특징으로 하는 스타트-업(start-up) 회로.
2. 제1항에 있어서, 드레인이 상기 밴드갭 출력단과 연결되고 소스는 상기 접지단(Vss)과 연결되며 게이트에는 외부 전원(pwd)이 인가되는 제 5 NMOS 트랜지스터(NM35)를 더 포함하는 것을 특징으로 하는 스타트-업(start-up) 회로.
3. 제1항에 있어서, 상기 밴드갭 출력단에 연결되는 저대역 필터(low pass filter)를 더 포함하는 것을 특징으로 하는 스타트-업(start-up) 회로.
4. 제3항에 있어서,상기 저대역 필터(low pass filter)는 상기 밴드갭 출력단에 직렬로 연결된 저항과 상기 밴드갭 출력단과 상기 전원전압단(Vdd) 사이에 연결된 캐패시터로 구성되는 것을 특징으로 하는 스타트-업(start-up) 회로.
5. 제4항에 있어서, 상기 저항 및 상기 캐패시터는 모든 MOS 트랜지스터로 이루어 지는 것을 특징으로 하는 스타트-업(start-up) 회로.

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