KR101369154B1 - 과전압 보호 기능을 갖는 션트 레귤레이터 및 이를 구비한반도체 장치 - Google Patents

Abstract

보호 회로를 포함하는 션트 레귤레이터가 개시된다. 션트 레귤레이터는 제어 회로, 바이패스 회로 및 보호 회로를 포함한다. 제어 회로는 제 1 노드와 접지전압 사이에 결합되어 있고, 제 1 노드의 전압 및 기준전압에 응답하여 게이트 제어신호를 발생시킨다. 바이패스 회로는 게이트 제어신호에 응답하여 제 1 노드와 접지전압 사이에 제 1 전류 경로를 형성한다. 보호 회로는 바이패스 회로에 흐르는 전류에 응답하여 완전히 턴-온되는 MOS 트랜지스터를 구비하고, 제 1 노드와 접지전압 사이에 제 2 전류 경로를 형성한다. 따라서, 션트 레귤레이터는 반도체 집적회로 상에서 적은 면적을 차지한다.

Description

과전압 보호 기능을 갖는 션트 레귤레이터 및 이를 구비한 반도체 장치{SHUNT REGULATOR HAVING OVER-VOLTAGE PROTECTION CIRCUIT AND SEMICONDUCTOR DEVICE INCLUDING THE SAME}

본 발명은 레귤레이터에 관한 것으로, 특히 과전압 보호 기능을 갖는 션트 레귤레이터 및 이를 구비한 반도체 장치에 관한 것이다.

레귤레이터는 입력전압의 크기가 변동하더라도 일정한 크기의 출력전압을 공급하는 회로 블록이다. 션트 레귤레이터는 일정한 출력전압을 유지하기 위하여 전류 분로(shunt)를 구비하는 레귤레이터이다.

도 1은 종래의 션트 레귤레이터의 하나의 예를 나타내는 회로도이다. 션트 레귤레이터는 연산증폭기(11), PMOS 트랜지스터(MP1), 저항들(R1, R2, R3) 및 커패시터(C1)를 포함하고, 부하(13)에 일정한 전원전압(VDD)을 공급한다.

도 1의 션트 레귤레이터는 입력단자를 통해 직류 입력전압(VIN)을 수신하고, 안정화된 전원전압(VDD)을 발생시킨다. 연산증폭기(11)는 저항들(R1, R2)을 통해 피드백된 전원전압(VDD)에 응답하여 변화하는 출력전압을 발생시킨다. PMOS 트랜지스터(MP1)는 연산증폭기(11)의 출력전압에 응답하여 전원전압(VDD)에서 접지전 압(GND)으로 전류의 분로를 형성한다. 전원전압이 증가하면 PMOS 트랜지스터(MP1)를 통해 흐르는 전류가 증가하고, 전원전압이 감소하면 PMOS 트랜지스터(MP1)를 통해 흐르는 전류가 감소한다. 따라서, 전원전압(VDD)은 일정한 값을 갖는다.

션트 레귤레이터에 입력되는 직류 입력전압이 과도하게 증가할 경우, PMOS 트랜지스터(MP1)를 통해 큰 전류가 흐를 수 있어야 한다. PMOS 트랜지스터(MP1)의 문턱전압을 VTH, PMOS 트랜지스터(MP1)의 게이트와 소스 간 전압을 VGS라 할 때, PMOS 트랜지스터(MP1)의 오버 드라이브 전압(overdrive voltage)은 VGS -VTH로 나타낼 수 있다. 그런데, 연산증폭기(11)의 출력전압은 VDD/2를 중심으로 조금씩 변동을 하므로 VGS -VTH는 비교적 적은 값을 갖는다. 따라서, PMOS 트랜지스터(MP1)를 통해 큰 값의 전류가 흐르려면 PMOS 트랜지스터(MP1)의 사이즈가 커야 한다. 즉, PMOS 트랜지스터(MP1)의 게이트의 폭(W)/길이(L)가 큰 값을 가져야 한다. 예를 들면, PMOS 트랜지스터(MP1)의 게이트의 폭(W)은 수천 ㎛일 수 있다. 이 정도의 크기를 갖는 MOS 트랜지스터는 반도체 집적회로 상에서 면적을 많이 차지한다. 또한, MOS 트랜지스터의 사이즈가 너무 크면 임피던스가 너무 낮아 무선(radio frequency) 회로에 적용하기 어려운 문제점이 있다.

본 발명의 목적은 입력 단자를 통해 과전압이 인가될 때, 반도체 집적회로 상에서 적은 면적을 차지하면서도 안전하게 전류 분로(shunt)를 제공할 수 있는 션트 레귤레이터를 제공하는 것이다.

본 발명의 다른 목적은 상기 션트 레귤레이터를 구비한 반도체 장치를 제공하는 것이다.

상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 션트 레귤레이터는 제어 회로, 바이패스 회로 및 보호 회로를 포함한다.

제어 회로는 제 1 노드와 접지전압 사이에 결합되어 있고, 상기 제 1 노드의 전압 및 기준전압에 응답하여 게이트 제어신호를 발생시킨다. 바이패스 회로는 상기 게이트 제어신호에 응답하여 상기 제 1 노드와 상기 접지전압 사이에 제 1 전류 경로를 형성한다. 보호 회로는 상기 바이패스 회로에 흐르는 전류에 응답하여 완전히 턴-온되는 MOS 트랜지스터를 구비하고, 상기 제 1 노드와 상기 접지전압 사이에 제 2 전류 경로를 형성한다.

본 발명의 하나의 실시예에 의하면, 상기 MOS 트랜지스터는 상기 바이패스 회로에 흐르는 전류에 대응하는 전압신호에 응답하여 동작하는 제 1 인버터의 출력전압에 의해 구동될 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 보호 회로는 인버터 및 PMOS 트랜 지스터를 포함할 수 있다.

인버터는 상기 바이패스 회로에 흐르는 전류에 대응하는 제 1 전압신호를 반전시켜 제 2 전압신호를 발생시킨다. PMOS 트랜지스터는 상기 제 2 전압신호에 응답하여 동작한다.

본 발명의 하나의 실시예에 의하면, 상기 제 1 전압신호가 로직 "하이"일 때 상기 제 2 전압신호는 실질적으로 상기 접지전압과 같은 크기의 전압을 가질 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 보호 회로는 제 1 인버터, 제 2 인버터 및 NMOS 트랜지스터를 포함할 수 있다.

제 1 인버터는 상기 바이패스 회로에 흐르는 전류에 대응하는 제 1 전압신호를 반전시켜 제 2 전압신호를 발생시킨다. 제 2 인버터는 상기 제 2 전압신호를 반전시켜 제 3 전압신호를 발생시킨다. NMOS 트랜지스터는 상기 제 3 전압신호에 응답하여 동작한다.

본 발명의 하나의 실시예에 의하면, 상기 제 1 전압신호가 로직 "하이"일 때 상기 제 3 전압신호는 실질적으로 전원전압과 같은 크기의 전압을 가질 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 제어 회로는 피드백 회로 및 연산증폭기를 포함할 수 있다.

피드백 회로는 상기 제 1 노드의 전압을 분배하여 피드백 전압을 발생시킨다. 연산증폭기는 상기 피드백 전압과 상기 기준전압의 차이를 증폭하여 상기 게이트 제어신호를 발생시킨다.

본 발명의 하나의 실시예에 의하면, 상기 바이패스 회로는 PMOS 트랜지스터 및 저항을 포함할 수 있다.

PMOS 트랜지스터는 상기 제 1 노드에 연결된 소스 및 제 2 노드에 연결된 드레인을 갖고 상기 게이트 제어신호에 응답하여 동작한다. 저항은 상기 제 2 노드와 상기 접지전압 사이에 결합된다.

본 발명의 하나의 실시예에 의하면, 상기 보호 회로는 상기 제 2 노드의 전압에 응답하여 구동될 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 바이패스 회로는 NMOS 트랜지스터 및 저항을 포함할 수 있다.

NMOS 트랜지스터는 상기 제 1 노드에 연결된 드레인 및 제 2 노드에 연결된 소스를 갖고 상기 게이트 제어신호에 응답하여 동작한다. 저항은 상기 제 2 노드와 상기 접지전압 사이에 결합된다.

본 발명의 하나의 실시예에 의하면, 상기 션트 레귤레이터는 안정화되지 않은 직류 입력전압이 인가되는 입력 노드와 상기 제 1 노드 사이에 결합된 저항을 더 포함할 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 션트 레귤레이터는 상기 기준전압을 발생시키는 기준전압 발생기를 더 포함할 수 있다.

본 발명의 하나의 실시형태에 따른 반도체 장치는 제어 회로, 바이패스 회로, 보호 회로 및 부하를 포함한다.

제어 회로는 제 1 노드와 접지전압 사이에 결합되어 있고, 상기 제 1 노드의 전압 및 기준전압에 응답하여 게이트 제어신호를 발생시킨다. 바이패스 회로는 상기 게이트 제어신호에 응답하여 상기 제 1 노드와 상기 접지전압 사이에 제 1 전류 경로를 형성한다. 보호 회로는 상기 바이패스 회로에 흐르는 전류에 응답하여 완전히 턴-온되는 MOS 트랜지스터를 구비하고, 상기 제 1 노드와 상기 접지전압 사이에 제 2 전류 경로를 형성한다. 부하는 상기 제 1 노드의 전압에 응답하여 동작한다.

본 발명에 따른 션트 레귤레이터는 분로(shunt)를 형성하는 MOS 트랜지스터의 사이즈를 작게 설계할 수 있으므로 반도체 집적회로 내에서 차지하는 면적이 작고 무선 회로에 적용이 용이하다. 또한, 션트 레귤레이터는 입력 단자를 통해 과전압이 인가될 때, 안전하게 전류 분로(shunt)를 형성하여 회로 소자들을 보호할 수 있다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어 야 한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.

도 2는 본 발명의 제 1 실시예에 따른 션트 레귤레이터(100)를 나타내는 회로도이다.

도 2를 참조하면, 션트 레귤레이터(100)는 제어 회로(110), 바이패스 회로(120) 및 보호 회로(130)를 포함한다.

제어 회로(110)는 제 1 노드(N1)와 접지전압(GND) 사이에 결합되어 있고, 제 1 노드(N1)의 전압(VDD) 및 기준전압(VREF1)에 응답하여 게이트 제어신호(VAO)를 발생시켜 제 2 노드(N2)에 출력한다. 바이패스 회로(120)는 제 2 노드(N2)로부터 게이트 제어신호(VAO)를 수신하고, 게이트 제어신호(VAO)에 응답하여 제 1 노 드(N1)와 접지전압(GND) 사이에 제 1 전류 경로를 형성한다. 보호 회로(130)는 바이패스 회로(120)에 흐르는 전류에 응답하여 완전히 턴-온되는 MOS 트랜지스터를 구비하고, 제 1 노드(N1)와 접지전압(GND) 사이에 제 2 전류 경로를 형성한다.

또한, 션트 레귤레이터(100)는 안정화되지 않은 직류 입력전압(VIN)이 인가되는 입력 노드와 제 1 노드(N1) 사이에 결합된 제 1 저항(R11)을 포함한다. 션트 레귤레이터(100)는 부하(140)에 안정화된 전원전압(VDD)을 공급한다. 부하(140)는 반도체 장치의 내부에 있는 기능 회로 블록일 수 있다. 또한, 션트 레귤레이터(100)는 기준전압(VREF1)을 발생시키는 기준전압 발생기(150)를 포함할 수 있다.

도 2를 참조하면, 제어 회로(110)는 피드백 회로(113) 및 연산증폭기(111)를 포함한다.

피드백 회로(113)는 제 1 노드(N1)의 전압을 분배하여 피드백 전압(VA)을 발생시킨다. 연산증폭기(111)는 피드백 전압(VA)과 기준전압(VREF1)의 차이를 증폭하여 게이트 제어신호(VAO)를 발생시킨다. 연산증폭기(111)의 출력단자는 제 2 노드(N2)에 연결된다.

피드백 회로(113)는 제 2 저항(R12) 및 제 3 저항(R13)을 포함한다.

제 2 저항(R12)은 제 1 노드(N1)와 연산증폭기(111)의 반전(inverted) 입력단자 사이에 결합된다. 제 3 저항(R13)은 연산증폭기(111)의 반전 입력단자와 접지전압(GND) 사이에 결합된다.

바이패스 회로(120)는 제 1 PMOS 트랜지스터(MP11) 및 제 4 저항(R14)을 포함한다. 제 1 PMOS 트랜지스터(MP11)는 제 1 노드(N1)에 연결된 소스, 제 2 노 드(N2)에 연결된 게이트 및 제 3 노드(N3)에 연결된 드레인을 갖고 게이트 제어신호(VAO)에 응답하여 동작한다. 제 4 저항(R14)은 제 3 노드(N3)와 접지전압(GND) 사이에 결합되어 있다. 보호 회로(130)는 제 3 노드(N3)의 전압에 응답하여 구동된다.

션트 레귤레이터(100)는 또한 제 1 PMOS 트랜지스터(MP11)의 게이트가 연결된 제 2 노드(N2)를 안정화시키기 위한 커패시터(C11)를 포함할 수 있다.

도 3은 도 2의 션트 레귤레이터(100) 내에 있는 연산증폭기(111)의 하나의 예를 나타내는 회로도이다.

도 3을 참조하면, 연산증폭기(111)는 제 1 NMOS 트랜지스터(MN11), 제 2 NMOS 트랜지스터(MN12), 제 5 저항(R15), 제 6 저항(R16) 및 전류원(CS)을 포함한다.

게이트 제어신호(VAO)는 피드백 전압(VA)과 기준전압(VREF1)의 차이가 증폭된 신호이다. 피드백 전압(VA)이 기준전압(VREF1)보다 낮아지면 게이트 제어신호(VAO)의 크기는 증가하고, 피드백 전압(VA)이 기준전압(VREF1)보다 커지면 게이트 제어신호(VAO)의 크기는 감소한다. 게이트 제어신호(VAO)는 피드백 전압(VA)의 변화에 따라 소정의 기준전압, 예를 들면 VDD/2를 중심으로 증가하거나 감소한다.

도 4는 도 2의 션트 레귤레이터 내에 있는 보호회로(130)의 하나의 예를 나타내는 회로도이다.

도 4를 참조하면, 보호회로(130a)는 제 1 인버터(131) 및 제 2 PMOS 트랜지스터(MP13)를 포함한다.

제 1 인버터(131)는 제 3 노드(N3)와 제 2 PMOS 트랜지스터(MP13)의 게이트 사이에 결합되고, 제 3 노드(N3)의 전압신호(VII)를 반전시켜 제 1 게이트 제어신호(VIO)를 발생시킨다. 제 2 PMOS 트랜지스터(MP13)는 제 1 게이트 제어신호(VIO)에 응답하여 전원전압(VDD)과 접지전압(GND) 사이에 전류 경로를 형성한다.

도 5는 도 2의 션트 레귤레이터 내에 있는 보호회로(130)의 다른 하나의 예를 나타내는 회로도이다.

도 5를 참조하면, 보호회로(130b)는 제 2 인버터(132), 제 3 인버터(133), 및 제 3 NMOS 트랜지스터(MN13)를 포함한다.

제 2 인버터(132)는 제 3 노드(N3)의 전압신호를 반전시키고, 제 3 인버터(133)는 제 2 인버터(132)의 출력 전압신호를 반전시킨다. 제 3 NMOS 트랜지스터(MN13)는 제 3 인버터(133)의 출력 전압신호에 응답하여 전원전압(VDD)과 접지전압(GND) 사이에 전류 경로를 형성한다.

도 6은 하나의 PMOS 트랜지스터와 하나의 NMOS 트랜지스터로 구성된 CMOS 인버터의 구성을 나타내는 회로도이다.

도 6을 참조하면, CMOS 인버터(131)는 제 3 PMOS 트랜지스터(MP14) 및 제 4 NMOS 트랜지스터(MN14)를 포함한다.

제 3 PMOS 트랜지스터(MP14)의 게이트와 제 4 NMOS 트랜지스터(MN14)의 게이트는 전기적으로 연결되어 있으며, 제 3 노드(N3)의 전압신호(VII)에 응답하여 구동한다. 제 3 PMOS 트랜지스터(MP14)의 드레인과 제 4 NMOS 트랜지스터(MN14)의 드레인은 전기적으로 연결되어 있으며, 접합 점에서 제 1 게이트 제어신호(VIO)가 출 력된다.

도 7은 도 6에 도시된 CMOS 인버터(131)의 입력전압(VII)과 출력전압(VIO)의 관계를 나타내는 커브(voltage sweeping curve)이다.

도 7을 참조하면, CMOS 인버터(131)의 동작 영역은 전원전압(VDD)을 유지하는 제 1 영역, 천이 영역(transition region)으로 이루어진 제 2 영역, 및 접지전압(GND)을 유지하는 제 3 영역의 세 개의 영역으로 구분된다.

도 6의 CMOS 인버터(131)의 입력전압(VII)이 로직 "로우" 상태를 유지하면, 출력전압(VIO)은 전원전압(VDD)을 유지하고, CMOS 인버터(131)의 입력전압(VII)이 로직 "하이" 상태를 유지하면, 출력전압(VIO)은 접지전압(GND)을 유지한다. CMOS 인버터(131)의 입력전압(VII)을 0V에서 점점 증가시키면, 출력전압(VIO)은 전원전압(VDD)을 유지하다가 점(PA)에서 감소하기 시작하여 입력전압(VII)이 문턱전압(VTH)에 도달하면 갑자기 접지전압(GND)을 향하여 감소한다.

천이 영역은 VI1과 VI2 사이의 영역이며, 제 1 영역 및 제 2 영역과 비교할 때 좁은 영역이다. 따라서, CMOS 인버터(131)는 스위치의 기능을 수행하며, 전자회로의 입출력단에서 버퍼링(buffering)을 수행하는 데 사용될 수 있다.

도 8은 도 2에 도시된 션트 레귤레이터(100)에 입력되는 전류(IIN)가 변화할 때 CMOS 인버터의 입력전압(VII)과 출력전압(VIO)의 커브를 나타내는 그래프이다.

도 8에서, ICR은 CMOS 인버터의 입력전압(VII)에 응답하여 출력전압(VIO)이 완전히 0V가 될 때의 션트 레귤레이터(100)에 입력되는 입력전류(IIN)의 크기를 나타낸다. 도 8에 있는 I는 도 2의 션트 레귤레이터(100)에 있는 IIN을 나타낸다.

이하, 도 2 내지 도 8을 참조하여, 본 발명의 하나의 실시예에 따른 션트 레귤레이터(100)의 동작에 대해 설명한다.

션트 레귤레이터(100)는 직류 입력전압(VIN)을 안정화시켜 전원전압(VDD)을 발생시키고, 전원전압(VDD)을 부하(140)에 공급한다. 직류 입력전압(VIN)이 변화하면, 제 1 저항(R11)을 통해 흐르는 입력전류(IIN)도 따라서 변화한다. 제 1 노드(N1)의 전압인 전원전압(VDD)은 제어 회로(110), 바이패스 회로(120) 및 보호 회로(130)의 동작에 의해 안정화되어 일정한 값을 갖는다.

정상 동작 모드에서, 션트 레귤레이터(100)는 다음과 같이 동작한다.

피드백 회로(113)를 사용하여 제 1 노드(N1)의 전압을 감지하고 피드백 전압(VA)을 발생시킨다. 피드백 전압(VA)은 연산증폭기(111)에 의해 기준전압(VREF1)과 비교된다. 연산증폭기(111)의 출력신호인 게이트 제어신호(VAO)는 바이패스 회로(120) 내에 있는 제 1 PMOS 트랜지스터(MP11)의 게이트에 인가된다.

제 1 노드(N1)의 전압의 크기가 증가하면, 피드백 전압(VA)의 크기도 따라서 증가하고, 게이트 제어신호(VAO)는 감소한다. 따라서, 바이패스 회로(120)를 통해 흐르는 전류의 크기가 증가한다. 따라서, 제 1 노드(N1)의 전압의 크기가 감소한다.

제 1 노드(N1)의 전압의 크기가 감소하면, 피드백 전압(VA)의 크기도 따라서 감소하고, 게이트 제어신호(VAO)는 증가한다. 따라서, 바이패스 회로(120)를 통해 흐르는 전류의 크기가 감소한다. 따라서, 제 1 노드(N1)의 전압의 크기가 증가한다.

따라서, 제 1 노드(N1)의 전압, 즉 전원전압(VDD)은 일정한 값을 유지한다.

과전압 모드에서, 션트 레귤레이터(100)는 다음과 같이 동작한다.

션트 레귤레이터(100)에 과전압이 인가되었을 때, 제 1 저항(R11)을 통해 흐르는 입력전류(IIN)는 과전류(over-current)가 된다. 피드백 회로(113)를 사용하여 제 1 노드(N1)의 전압을 감지하고 피드백 전압(VA)을 발생시킨다. 피드백 전압(VA)은 연산증폭기(111)에 의해 기준전압(VREF1)과 비교된다. 연산증폭기(111)의 출력신호인 게이트 제어신호(VAO)는 바이패스 회로(120) 내에 있는 제 1 PMOS 트랜지스터(MP11)의 게이트에 인가된다.

제 1 노드(N1)의 전압의 크기가 과도하게 증가하면, 제 1 PMOS 트랜지스터(MP11)의 게이트 및 제 4 저항(R14)을 통해 과도한 전류가 흐른다. 제 4 저항(R14)을 통해 흐르는 전류가 제 1 전압에 도달하면 보호 회로(130)가 활성화된다.

도 4를 참조하면, 제 3 노드(N3)의 전압신호, 즉 입력전압(VII)이 제 1 전압에 도달하면 CMOS 인버터(131)가 턴온되고 입력전압(VII)이 반전된 출력전압(VIO)이 발생된다. 제 1 전압은 CMOS 인버터(131)를 턴온시키는 문턱전압(도 7의 VTH)이다. CMOS 인버터(131)는 문턱전압(VTH)보다 큰 입력전압(VII)이 인가되면 출력전압(VIO)을 반전시킨다.

예를 들어, CMOS 인버터(131)의 입력전압(VII)이 접지전압(GND)에서 증가하여 문턱전압(VTH)에 이르면, CMOS 인버터(131)의 출력전압(VIO)은 전원전압(VDD)에서 접지전압(GND)으로 천이한다. 이 때, 제 2 PMOS 트랜지스터(MP13)의 게이트에 접지전압(GND)이 인가되므로, 제 2 PMOS 트랜지스터(MP13)는 완전히(fully) 턴온되어 큰 전류를 통과시킬 수 있다.

즉, 션트 레귤레이터(100)에 과전압이 인가되었을 때, 보호 회로(130)는 전원전압(VDD)과 접지전압(GND) 사이에 분로를 형성하여 전원전압(VDD)을 일정한 값으로 유지한다.

따라서, 도 2에 도시된 본 발명의 하나의 실시예에 따른 션트 레귤레이터(100)는 바이패스 회로(120)외에 보호 회로(130)를 구비함으로써, 션트 레귤레이터(100)에 과전압이 인가되었을 때 보호 회로(130)를 통해 분로(shunt)를 형성해서 전원전압(VDD)을 일정하게 유지할 수 있다.

만일 보호 회로(130)가 없다면, 과전압이 션트 레귤레이터(100)에 인가되었을 때, 제 1 PMOS 트랜지스터(MP11)를 포함하는 바이패스 회로(120)가 분로를 형성하여 제 1 노드(N1)의 전압, 즉 전원전압(VDD)을 안정화시켜야 한다.

그런데, 바이패스 회로(120) 내에 있는 제 1 PMOS 트랜지스터(MP11)의 게이트, 즉 제 2 노드(N2)의 전압은 소정의 전압, 예를 들면 VDD/2를 중심으로 증가하거나 감소한다. 따라서, 제 1 PMOS 트랜지스터(MP11)를 통해 흘릴 수 있는 전류의 크기에는 한계가 있다.

따라서, 과전압이 션트 레귤레이터(100)에 인가되었을 때, 바이패스 회로(120)만으로 전원전압(VDD)을 안정화시키는 것은 한계가 있다.

또한, 도 2에 도시된 본 발명의 하나의 실시예에 따른 션트 레귤레이터(100)에서, 제 1 PMOS 트랜지스터(MP11)의 게이트의 폭(W)은 비교적 작은 값, 예를 들면 수십 ㎛일 수 있다. 보호 회로(130)에 포함된 제 2 PMOS 트랜지스터(도 4의 MP13)의 게이트의 폭(W)은 수백 ㎛일 수 있다. 도 1에 도시된 종래의 션트 레귤레이터에서 분로(shunt)를 위한 PMOS 트랜지스터(MP1)의 게이트의 폭(W)은 수천 ㎛ 정도의 크기를 가져야 했다.

도 2에 도시된 본 발명의 션트 레귤레이터(100)는 과전압이 인가되었을 때 활성화되는 보호 회로(130)를 구비하여 전류의 경로를 형성한다. 따라서, 바이패스 회로(120)를 구성하는 제 1 PMOS 트랜지스터(MP11)의 사이즈가 종래기술의 션트 레귤레이터를 구성하는 PMOS 트랜지스터(MP1)의 사이즈보다 훨씬 적은 면적을 차지한다. 션트 레귤레이터(100)의 보호 회로(130)를 구성하는 제 2 PMOS 트랜지스터(MP13)의 사이즈도 종래기술의 션트 레귤레이터를 구성하는 PMOS 트랜지스터(MP1)의 사이즈에 비해 작아도 된다.

도 9는 본 발명의 제 2 실시예에 따른 션트 레귤레이터(200)를 나타내는 회로도이다. 도 9의 션트 레귤레이터(200)는 바이패스 회로(220)의 구조가 도 2에 도시된 션트 레귤레이터(100)에 포함된 바이패스 회로(120)의 구조와 다르다. 바이패스 회로(220)를 제외한 나머지 회로의 구성은 도 2에 도시된 션트 레귤레이터(100)에 있는 회로 구성과 동일하다.

도 9를 참조하면, 션트 레귤레이터(200)는 제어 회로(210), 바이패스 회로(220) 및 보호 회로(230)를 포함한다.

제어 회로(210)는 제 1 노드(N1)와 접지전압(GND) 사이에 결합되어 있고, 제 1 노드(N1)의 전압(VDD) 및 기준전압(VREF1)에 응답하여 게이트 제어신호(VAO)를 발생시켜 제 2 노드(N2)에 출력한다. 바이패스 회로(220)는 제 2 노드(N2)로부터 게이트 제어신호(VAO)를 수신하고, 게이트 제어신호(VAO)에 응답하여 제 1 노드(N1)와 접지전압(GND) 사이에 제 1 전류 경로를 형성한다. 보호 회로(230)는 바이패스 회로(220)에 흐르는 전류에 응답하여 완전히 턴-온되는 MOS 트랜지스터를 구비하고, 제 1 노드(N1)와 접지전압(GND) 사이에 제 2 전류 경로를 형성한다.

또한, 션트 레귤레이터(200)는 안정화되지 않은 직류 입력전압(VIN)이 인가되는 입력 노드와 제 1 노드(N1) 사이에 결합된 제 1 저항(R11)을 포함한다. 션트 레귤레이터(200)는 부하(240)에 안정화된 전원전압(VDD)을 공급한다. 부하(240)는 반도체 장치의 내부에 있는 기능 회로 블록일 수 있다. 또한, 션트 레귤레이터(200)는 기준전압(VREF1)을 발생시키는 기준전압 발생기(250)를 포함할 수 있다.

도 9를 참조하면, 제어 회로(210)는 피드백 회로(213) 및 연산증폭기(211)를 포함한다.

피드백 회로(213)는 제 1 노드(N1)의 전압을 분배하여 피드백 전압(VA)을 발생시킨다. 연산증폭기(211)는 피드백 전압(VA)과 기준전압(VREF1)의 차이를 증폭하여 게이트 제어신호(VAO)를 발생시킨다. 연산증폭기(211)의 출력단자는 제 2 노드(N2)에 연결된다.

피드백 회로(213)는 제 2 저항(R12) 및 제 3 저항(R13)을 포함한다.

바이패스 회로(220)는 제 5 NMOS 트랜지스터(MN21) 및 제 4 저항(R14)을 포함한다. 제 5 NMOS 트랜지스터(MN21)는 제 1 노드(N1)에 연결된 드레인, 제 2 노드(N2)에 연결된 게이트 및 제 3 노드(N3)에 연결된 소스를 갖고 게이트 제어신 호(VAO)에 응답하여 동작한다. 제 4 저항(R14)은 제 3 노드(N3)와 접지전압(GND) 사이에 결합되어 있다. 보호 회로(230)는 제 3 노드(N3)의 전압에 응답하여 구동된다.

션트 레귤레이터(200)는 또한 제 5 NMOS 트랜지스터(MN21)의 게이트가 연결된 제 2 노드(N2)를 안정화시키기 위한 커패시터(C12)를 포함할 수 있다.

도 9를 참조하면, 바이패스 회로(220)는 제 5 NMOS 트랜지스터(MN21) 및 제 4 저항(R14)을 포함한다. 제 5 NMOS 트랜지스터(MN21)는 제 1 노드(N1)에 연결된 드레인, 제 2 노드(N2)에 연결된 게이트 및 제 3 노드(N3)에 연결된 소스를 갖고 게이트 제어신호(VAO)에 응답하여 동작한다. 제 4 저항(R14)은 제 3 노드(N3)와 접지전압(GND) 사이에 결합되어 있다. 보호 회로(230)는 제 3 노드(N3)의 전압에 응답하여 구동된다.

도 9에 도시된 션트 레귤레이터(200)의 동작은 도 2에 도시된 션트 레귤레이터(100)의 동작과 유사하므로 션트 레귤레이터(200)의 동작 설명을 생략한다.

본 발명은 전자회로에 적용이 가능하며, 특히 일정한 전원전압을 필요로 하는 반도체 장치에 적용이 가능하다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 1은 종래의 션트 레귤레이터의 하나의 예를 나타내는 회로도이다.

도 2는 본 발명의 제 1 실시예에 따른 션트 레귤레이터를 나타내는 회로도이다.

도 3은 도 2의 션트 레귤레이터 내에 있는 연산증폭기의 하나의 예를 나타내는 회로도이다.

도 4는 도 2의 션트 레귤레이터 내에 있는 보호회로의 하나의 예를 나타내는 회로도이다.

도 5는 도 2의 션트 레귤레이터 내에 있는 보호회로의 다른 하나의 예를 나타내는 회로도이다.

도 6은 하나의 PMOS 트랜지스터와 하나의 NMOS 트랜지스터로 구성된 CMOS 인버터의 구성을 나타내는 회로도이다.

도 7은 도 6에 도시된 CMOS 인버터의 입력전압과 출력전압의 관계를 나타내는 커브(voltage sweeping curve)이다.

도 8은 도 2에 도시된 션트 레귤레이터에 입력되는 전류가 변화할 때 CMOS 인버터의 입력전압과 출력전압의 커브를 나타내는 그래프이다.

도 9는 본 발명의 제 2 실시예에 따른 션트 레귤레이터를 나타내는 회로도이다.

<도면의 주요부분에 대한 부호의 설명>

100, 200 : 션트 레귤레이터

110, 210 : 제어 회로

111, 211 : 연산증폭기

113, 213 : 피드백 회로

120, 220 :바이패스 회로

130, 230 : 보호 회로

140, 240 : 부하

150, 250 : 기준전압 발생회로

Claims (20)

1. 제 1 노드와 접지전압 사이에 결합되어 있고, 상기 제 1 노드의 전압 및 기준전압에 응답하여 게이트 제어신호를 발생시키는 제어 회로;

   상기 게이트 제어신호에 응답하여 상기 제 1 노드와 상기 접지전압 사이에 제 1 전류 경로를 형성하는 바이패스 회로; 및

   상기 바이패스 회로에 흐르는 전류에 응답하여 완전히 턴-온되는, 소스(source)가 상기 제 1 노드에 직접 연결되고 드레인(drain)이 상기 접지전압에 직접 연결된 PMOS 트랜지스터를 구비하고, 상기 제 1 노드와 상기 접지전압 사이에 제 2 전류 경로를 형성하는 보호 회로를 포함하며,

   상기 보호 회로는 상기 바이패스 회로에 흐르는 전류에 대응하는 제 1 전압신호를 반전시키기 위해 상기 제 1 노드와 상기 접지전압 사이에 결합되어 있는 CMOS 인버터를 포함하여 상기 제 1 노드의 상기 전압이 목표 전압 이상으로 증가하면 상기 PMOS 트랜지스터를 턴온시키는 제 2 전압 신호를 생성하고,

   상기 제 1 전압신호가 로직 “로우”일 때 상기 제 2 전압신호는 상기 제 1 노드의 상기 전압과 같은 크기의 전압을 갖는 것을 특징으로 하는 션트 레귤레이터.
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4. 제 1 항에 있어서,

   상기 제 1 전압신호가 로직 "하이"일 때 상기 제 2 전압신호는 실질적으로 상기 접지전압과 같은 크기의 전압을 갖는 것을 특징으로 하는 션트 레귤레이터.
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7. 제 1 항에 있어서, 상기 제어 회로는

   상기 제 1 노드의 전압을 분배하여 피드백 전압을 발생시키는 피드백 회로; 및

   상기 피드백 전압과 상기 기준전압의 차이를 증폭하여 상기 게이트 제어신 호를 발생시키는 연산증폭기를 포함하는 것을 특징으로 하는 션트 레귤레이터.
8. 제 7 항에 있어서, 상기 피드백 회로는

   상기 제 1 노드와 상기 연산증폭기의 제 1 입력단자 사이에 결합된 제 1 저항; 및

   상기 연산증폭기의 상기 제 1 입력단자와 상기 접지전압 사이에 결합된 제 2 저항을 포함하는 것을 특징으로 하는 션트 레귤레이터.
9. 제 1 항에 있어서, 상기 바이패스 회로는

   상기 제 1 노드에 연결된 소스 및 제 2 노드에 연결된 드레인을 갖고 상기 게이트 제어신호에 응답하여 동작하는 PMOS 트랜지스터; 및

   상기 제 2 노드와 상기 접지전압 사이에 결합된 저항을 포함하는 것을 특징으로 하는 션트 레귤레이터.
10. 제 9 항에 있어서, 상기 보호 회로는

    상기 제 2 노드의 전압에 응답하여 구동되는 것을 특징으로 하는 션트 레귤레이터.
11. 제 1 항에 있어서, 상기 바이패스 회로는

    상기 제 1 노드에 연결된 드레인 및 제 2 노드에 연결된 소스를 갖고 상기 게이트 제어신호에 응답하여 동작하는 NMOS 트랜지스터; 및

    상기 제 2 노드와 상기 접지전압 사이에 결합된 저항을 포함하는 것을 특징으로 하는 션트 레귤레이터.
12. 제 1 항에 있어서, 상기 션트 레귤레이터는

    안정화되지 않은 직류 입력전압이 인가되는 입력 노드와 상기 제 1 노드 사이에 결합된 저항을 더 포함하는 것을 특징으로 하는 션트 레귤레이터.
13. 제 1 항에 있어서, 상기 션트 레귤레이터는

    상기 기준전압을 발생시키는 기준전압 발생기를 더 포함하는 것을 특징으로 하는 션트 레귤레이터.
14. 제 1 노드와 접지전압 사이에 결합되어 있고, 상기 제 1 노드의 전압 및 기준전압에 응답하여 게이트 제어신호를 발생시키는 제어 회로;

    상기 게이트 제어신호에 응답하여 상기 제 1 노드와 상기 접지전압 사이에 제 1 전류 경로를 형성하는 바이패스 회로;

    상기 바이패스 회로에 흐르는 전류에 응답하여 완전히 턴-온되는, 소스(source)가 상기 제 1 노드에 직접 연결되고 드레인(drain)이 상기 접지전압에 직접 연결된 PMOS 트랜지스터를 구비하고, 상기 제 1 노드와 상기 접지전압 사이에 제 2 전류 경로를 형성하는 보호 회로; 및

    상기 제 1 노드의 전압에 응답하여 동작하는 부하를 포함하며,

    상기 보호 회로는 상기 바이패스 회로에 흐르는 전류에 대응하는 제 1 전압신호를 반전시키기 위해 상기 제 1 노드와 상기 접지전압 사이에 결합되어 있는 CMOS 인버터를 포함하여 상기 제 1 노드의 상기 전압이 목표 전압 이상으로 증가하면 상기 PMOS 트랜지스터를 턴온시키는 제 2 전압 신호를 생성하고,

    상기 제 1 전압신호가 로직 “로우”일 때 상기 제 2 전압신호는 상기 제 1 노드의 상기 전압과 같은 크기의 전압을 갖는 것을 특징으로 하는 반도체 장치.
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