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KR100827483B1 - Method for forming metal line of semiconductor device - Google Patents

Method for forming metal line of semiconductor device Download PDF

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KR100827483B1
KR100827483B1 KR1020060117394A KR20060117394A KR100827483B1 KR 100827483 B1 KR100827483 B1 KR 100827483B1 KR 1020060117394 A KR1020060117394 A KR 1020060117394A KR 20060117394 A KR20060117394 A KR 20060117394A KR 100827483 B1 KR100827483 B1 KR 100827483B1
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South Korea
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forming
contact
metal wiring
semiconductor device
etching
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KR1020060117394A
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정성희
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동부일렉트로닉스 주식회사
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Abstract

A method for forming a metal line of a semiconductor device is provided to prevent the oxidization of a lower metal line due to an etching process by gap-filling a metal material into a trench and a contact to form an upper metal line. An etching barrier layer(304) and an interlayer dielectric(308) are sequentially formed on a semiconductor substrate(300) on which a lower metal line is formed. After the resultant structure is etched along a first photoresist pattern to define a contact region, a photoresist is gap-filled in the contact region. An anti-reflective layer(314) and a second photoresist pattern are sequentially formed on the resultant structure. The interlayer dielectric is etched along the second photoresist pattern to form a trench for forming an upper metal line. The photoresist remaining on the contact region is etched to form a contact. A cleaning process is performed on the contact by using H2/Ar plasma. A metal material is gap-filled in the trench and the contact to form the upper metal line.

Description

반도체 소자의 금속 배선 형성 방법{METHOD FOR FORMING METAL LINE OF SEMICONDUCTOR DEVICE}METHOD FOR FORMING METAL LINE OF SEMICONDUCTOR DEVICE

도 1a 내지 도 1e는 종래 방법에 따라 이중 다마신 공정을 이용하여 금속 배선을 형성하는 과정을 나타내는 공정 순서도,1A to 1E are process flowcharts illustrating a process of forming metal wirings using a dual damascene process according to a conventional method;

도 2는 종래에 따른 금속 배선 형성 과정에서 애싱 공정을 통해 노출된 하부 금속 배선 표면에 발생하는 구리 산화물을 나타낸 도면,2 is a view illustrating copper oxide generated on a surface of a lower metal wire exposed through an ashing process in a metal wire forming process according to the related art;

도 3a 내지 도 3e는 본 발명의 일 실시 예에 따라 이중 다마신 공정을 이용하여 금속 배선을 형성하는 과정을 나타내는 공정 순서도,3A to 3E are flowcharts illustrating a process of forming a metal wiring using a dual damascene process according to an embodiment of the present invention;

도 4는 본 발명에 따라 H2/Ar 플라즈마를 이용한 클리닝 공정을 통해 구리의 산화를 방지하는 것을 나타낸 도면.4 is a view showing preventing oxidation of copper through a cleaning process using H 2 / Ar plasma according to the present invention.

본 발명은 반도체 소자의 금속 배선을 형성하는 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 금속 배선을 이중 다마신 공정을 이용하여 형성하는데 적합한 반도체 소자의 금속 배선 형성 방법에 관한 것이다.The present invention relates to a method for forming a metal wiring of a semiconductor device, and more particularly to a method for forming a metal wiring of a semiconductor device suitable for forming a metal wiring of the semiconductor device using a dual damascene process.

잘 알려진 바와 같이, 다마신 공정을 이용하여 금속 배선을 형성하는 방법 은, 제 1 층간 절연막의 일부분을 식각, 제거하여 콘택홀을 형성한 후, 형성된 콘택홀 내에 전도성 물질을 매립시켜 플러그를 형성하고, 상부에 제 2 층간 절연막을 형성하며, 제 2 층간 절연막을 식각하여 플러그를 노출시킨 후에 이러한 영역에 플러그와 콘택되는 금속 배선을 형성하게 된다.As is well known, a method of forming a metal wiring using a damascene process includes forming a contact hole by etching and removing a portion of the first interlayer insulating film, and then filling a conductive material in the formed contact hole to form a plug. A second interlayer insulating film is formed on the upper portion, and the second interlayer insulating film is etched to expose the plug, thereby forming a metal wiring contacting the plug in this region.

이러한 금속 배선 형성 방법에서 자기 정렬 콘택(self aligned contact) 방식을 이용하여 하부 소자를 금속 배선층에 접촉하는 콘택홀을 형성하고, 콘택홀 및 금속 배선용 트렌치를 동시에 매립하여 플러그 및 금속 배선층을 형성하는 방법을 이중 다마신 (Dual Damascene) 공정이라고 한다.A method of forming a contact hole for contacting a lower element with a metal wiring layer by using a self aligned contact method in the metal wiring forming method, and simultaneously filling a contact hole and a trench for metal wiring to form a plug and a metal wiring layer. Is called the Dual Damascene process.

그리고, 이중 다마신 공정은 반도체 소자의 제조 공정이 단축되어 비용을 감소시킬 수 있으며, 플러그 및 금속 배선 트렌치의 노출 시 발생되는 패턴의 오정렬로 인한 오류를 감소시킬 수 있는 효과가 있다.In addition, the dual damascene process may reduce the cost by shortening the manufacturing process of the semiconductor device, and may reduce an error due to misalignment of a pattern generated when the plug and the metal wiring trench are exposed.

이에 따라, 집적도가 증가하는 반도체 소자를 제조함에 있어서 소자와 소자간의 공정 마진이 극도로 줄어듬에 따라 전도층 간의 단락이 발생하여 전기적 특성이 악화되는 문제점을 방지하기 위해 다마신 공정을 이용한 금속 배선 형성 방법이 많이 사용되고 있는 실정이다.Accordingly, in manufacturing a semiconductor device having an increased degree of integration, as the process margin between the device and the device is extremely reduced, a short circuit between the conductive layers may occur, thereby forming a metal wiring using a damascene process to prevent a problem of deteriorating electrical characteristics. Many methods are used.

도 1a 내지 도 1e는 종래 방법에 따라 이중 다마신 공정을 이용하여 금속 배선을 형성하는 과정을 나타내는 공정 순서도로서, 이들 도면을 참조하여 종래 방법에 따른 이중 다마신 공정에 대해 설명한다.1A to 1E are process flowcharts illustrating a process of forming a metal wiring using a dual damascene process according to a conventional method, and a dual damascene process according to the conventional method will be described with reference to these drawings.

도 1a를 참조하면, 하부 금속 배선(102)을 포함하는 반도체 기판(100) 상부에 식각 장벽막(104), 제 1 산화막(106), 층간 절연막(108) 및 제 2 산화막(110)을 순차 형성하고, 콘택 영역을 정의하는 소정의 포토레지스트 패턴(도시 생략됨)에 따라 식각 장벽막(104)의 소정 깊이까지 식각한 후에 그 콘택을 매립하도록 포토레지스트(112)를 매립한 후에 평탄화하고, 그 상부에 반사 방지막(114)을 형성한 후에 트렌치 영역을 정의하는 포토레지스트 패턴(116)을 형성한다.Referring to FIG. 1A, an etch barrier film 104, a first oxide film 106, an interlayer insulating film 108, and a second oxide film 110 are sequentially disposed on a semiconductor substrate 100 including a lower metal wiring 102. Forming, etching to a predetermined depth of the etch barrier film 104 according to a predetermined photoresist pattern (not shown) defining the contact region, and then filling the photoresist 112 to fill the contact and then flattening it, After forming the anti-reflection film 114 thereon, a photoresist pattern 116 defining a trench region is formed.

여기에서, 하부 금속 배선(102)은 예를 들면, 구리(Cu) 등을 이용하여 형성하고, 식각 장벽막(104)은 예를 들면, 산화막을 이용하여 형성하며, 제 1 산화막(106) 및 제 2 산화막(110)은 예를 들면, SiH4 등을 이용하여 형성하고, 층간 절연막(108)은 예를 들면, PSG(Phospho Silicate Glass)막 등을 이용하여 형성하며, 반사 방지막(114)은 예를 들면, 실리콘 질화막(SiN) 등을 이용하여 형성할 수 있다.Here, the lower metal wiring 102 is formed using, for example, copper (Cu), and the etching barrier film 104 is formed using, for example, an oxide film, and the first oxide film 106 and The second oxide film 110 is formed using, for example, SiH4, and the interlayer insulating film 108 is formed using, for example, a PSG (Phospho Silicate Glass) film, and the antireflection film 114 is, for example. For example, it can be formed using a silicon nitride film (SiN) or the like.

그리고, 포토레지스트 패턴(116)에 따라 반사 방지막(114), 포토레지스트(112), 제 2 산화막(110), 층간 절연막(108), 제 1 산화막(106) 및 소정 두께의 식각 장벽막(104)까지 식각하여 도 1b에 도시한 바와 같이 상부 금속 배선 형성을 위한 트렌치(118)를 형성한다.The anti-reflection film 114, the photoresist 112, the second oxide film 110, the interlayer insulating film 108, the first oxide film 106, and the etching barrier film 104 having a predetermined thickness are formed on the photoresist pattern 116. 1) to form a trench 118 for forming the upper metal wirings as shown in FIG. 1B.

다음에, 도 1c에 도시한 바와 같이 콘택 영역에 매립된 포토레지스트(112)를 반응성 이온 식각(RIE) 공정을 통해 제거하여 콘택(120)을 형성한다. 이때, 포토레지스트(112)를 제거하는 반응성 이온 식각 공정을 통해 콘택 영역의 식각 장벽막(104)이 제거되어 하부 금속 배선(102)이 노출되게 된다. 이에 따라, 도 1 d에 도시한 바와 같이 콘택(120)이 형성된 영역의 노출된 하부 금속 배선(102)에 구리 산화(Cu Oxidation)로 인한 구리 산화물(122)이 발생하게 된다. 일 예로서, 도 2는 종래에 따른 금속 배선 형성 과정에서 애싱 공정을 통해 노출된 하부 금속 배선 표면에 발생하는 구리 산화물을 나타낸 도면이다.Next, as shown in FIG. 1C, the photoresist 112 embedded in the contact region is removed through a reactive ion etching (RIE) process to form the contact 120. In this case, the etching barrier layer 104 of the contact region is removed through the reactive ion etching process of removing the photoresist 112 to expose the lower metal wiring 102. Accordingly, as illustrated in FIG. 1D, the copper oxide 122 may be generated due to copper oxidation in the exposed lower metal wiring 102 of the region where the contact 120 is formed. As an example, FIG. 2 is a view illustrating copper oxide generated on a surface of a lower metal wire exposed through an ashing process in a conventional metal wire forming process.

이어서, 도 1e에 도시한 바와 같이 콘택(120) 및 트렌치(118)에 금속 물질(예를 들면, 구리 등)을 매립한 후 CMP 방식으로 평탄화하여 콘택 플러그 및 상부 금속 배선(124)을 형성하게 된다.Subsequently, as shown in FIG. 1E, a metal material (eg, copper) is embedded in the contact 120 and the trench 118, and then planarized in a CMP manner to form the contact plug and the upper metal wiring 124. do.

따라서, 종래 방법에 따른 이중 다마신 공정을 이용하여 금속 배선을 형성하는 경우 하부 금속 배선이 노출되어 구리 산화물이 발생함으로써, 반도체 소자의 저항 특성이 저하되는 문제점이 있었고, 이를 방지하기 위해 Ar 등의 플라즈마를 이용한 클리닝 공정을 통해 트렌치 및 콘택 내에 잔존하는 각종 유기 잔류물을 제거하는데, 이 또한 클리닝 공정 시 트렌치의 프로파일에 단층(terrace)이 형성되어 그 전기적 특성이 저하되는 문제점이 있었다.Therefore, when the metal wiring is formed using the dual damascene process according to the conventional method, the lower metal wiring is exposed and copper oxide is generated, thereby reducing the resistance characteristics of the semiconductor device. Various organic residues remaining in the trench and the contact are removed through a cleaning process using plasma. In addition, a single layer is formed in the trench profile during the cleaning process, thereby deteriorating its electrical characteristics.

따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 반도체 소자의 콘택 형성 후에 상대적으로 플라즈마 밀도가 낮은 상태에서 애싱 공정을 수행하여 폴리머를 제거함으로써, 구리 산화물 발생 및 트렌치의 프로파일 손상을 방지하는데 적합한 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.Accordingly, the present invention is to solve the above problems of the prior art, by removing the polymer by performing the ashing process in a state where the plasma density is relatively low after contact formation of the semiconductor device, thereby preventing copper oxide generation and damage to the profile of the trench It is an object of the present invention to provide a method for forming a metal wiring of a semiconductor device suitable for preventing.

상기 목적을 달성하기 위하여 본 발명은, 이중 다마신 공정을 이용하여 반도체 소자의 다층 금속 배선을 형성하는 방법으로서, 하부 금속 배선이 형성된 반도 체 기판 상에 식각 장벽막 및 층간 절연막을 순차 형성하는 제 1 단계와, 상기 제 1 단계의 결과물에 제 1 포토레지스트 패턴에 따라 식각하여 콘택 영역을 정의한 후에, 그 내부에 포토레지스트를 매립하는 제 2 단계와, 상기 제 2 단계의 결과물 상에 반사 방지막 및 제 2 포토레지스트 패턴을 순차 형성하는 제 3 단계와, 상기 제 2 포토레지스트 패턴에 따라 상기 층간 절연막의 일정 깊이까지 식각하여 상부 금속 배선 형성을 위한 트렌치를 형성하는 제 4 단계와, 상기 콘택 영역에 잔류하는 포토레지스트를 식각하여 콘택을 형성하는 제 5 단계와, 상기 형성된 콘택에 대한 H2/Ar 플라즈마를 이용한 클리닝 공정을 수행하는 제 6 단계와, 상기 트렌치 및 콘택 내부에 금속 물질을 매립하여 상기 상부 금속 배선을 형성하는 제 7 단계를 포함하는 반도체 소자의 금속 배선 형성 방법을 제공한다.In order to achieve the above object, the present invention is a method for forming a multi-layer metal wiring of a semiconductor device using a dual damascene process, a method for forming an etching barrier film and an interlayer insulating film sequentially on a semiconductor substrate on which the lower metal wiring is formed A first step and a second step of defining a contact region by etching the resultant of the first step according to the first photoresist pattern, and then embedding the photoresist therein, an anti-reflection film on the resultant of the second step, A third step of sequentially forming a second photoresist pattern, a fourth step of forming a trench for forming an upper metal wiring by etching to a predetermined depth of the interlayer insulating film according to the second photoresist pattern, and in the contact region Etching the remaining photoresist to form a contact; and using H2 / Ar plasma for the formed contact. It provides a sixth step, a metal wiring method for forming a semiconductor device comprising a seventh step of embedding the metal material within the trench and contacts forming the upper metal wiring to perform the cleaning process.

본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.The above and other objects and various advantages of the present invention will become more apparent from the preferred embodiments of the present invention described below with reference to the accompanying drawings by those skilled in the art.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 핵심 기술요지는, 하부 금속 배선이 형성된 반도체 기판 상에 식각 장벽막 및 층간 절연막을 순차 형성하고, 제 1 포토레지스트 패턴에 따라 식각하여 콘택 영역을 정의한 후에, 그 내부에 포토레지스트를 매립하며, 반사 방지막 및 제 2 포토레지스트 패턴을 순차 형성하고, 제 2 포토레지스트 패턴에 따라 층간 절연막의 일정 깊이까지 식각하여 금속 배선 형성을 위한 트렌치를 형성하며, 콘택 영역에 잔류하는 포토레지스트를 식각하여 콘택을 형성하고, 형성된 콘택에 대한 H2/Ar 플라즈마를 이용한 클리닝 공정을 수행하며, 트렌치 및 콘택 내부에 금속 물질을 매립하여 상부 금속 배선을 형성한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.A key technical aspect of the present invention is to sequentially form an etch barrier film and an interlayer insulating film on a semiconductor substrate on which lower metal wirings are formed, and to etch according to a first photoresist pattern to define a contact region, and then embed a photoresist therein. In addition, the anti-reflection film and the second photoresist pattern are sequentially formed, the trench is formed to form metal trenches by etching to a predetermined depth of the interlayer insulating film according to the second photoresist pattern, and the photoresist remaining in the contact region is etched. By forming a contact, performing a cleaning process using H2 / Ar plasma for the formed contact, and embedding a metal material in the trench and the contact to form the upper metal wiring. The bar can be easily achieved.

도 3a 내지 도 3e는 본 발명의 일 실시 예에 따라 이중 다마신 공정을 이용하여 금속 배선을 형성하는 과정을 나타내는 공정 순서도로서, 이들 도면을 참조하여 본 발명의 일 실시 예에 따른 금속 배선 형성 방법을 설명한다.3A to 3E are process flowcharts illustrating a process of forming a metal wiring using a dual damascene process according to an embodiment of the present invention. Referring to these drawings, a method of forming a metal wiring according to an embodiment of the present invention is described with reference to these drawings. Explain.

도 3a를 참조하면, 하부 금속 배선(302)을 포함하는 반도체 기판(300) 상부에 식각 장벽막(304), 제 1 산화막(306), 층간 절연막(308) 및 제 2 산화막(310)을 순차 형성하고, 콘택 영역을 정의하는 소정의 포토레지스트 패턴(도시 생략됨)에 따라 식각 장벽막(304)의 소정 깊이까지 식각한 후에 그 콘택을 매립하도록 포토레지스트(312)를 매립한 후에 평탄화하고, 그 상부에 반사 방지막(314)을 형성한 후에 트렌치 영역을 정의하는 포토레지스트 패턴(316)을 형성한다.Referring to FIG. 3A, an etch barrier film 304, a first oxide film 306, an interlayer insulating film 308, and a second oxide film 310 are sequentially formed on the semiconductor substrate 300 including the lower metal wiring 302. Forming, etching to a predetermined depth of the etch barrier film 304 according to a predetermined photoresist pattern (not shown) defining the contact region, and then filling the photoresist 312 so as to fill the contact, and then planarizing After forming the anti-reflection film 314 thereon, the photoresist pattern 316 defining the trench region is formed.

여기에서, 하부 금속 배선(302)은 예를 들면, 구리(Cu) 등을 이용하여 형성하고, 식각 장벽막(304)은 예를 들면, 산화막을 이용하여 형성하며, 제 1 산화막(306) 및 제 2 산화막(310)은 예를 들면, SiH4 등을 이용하여 형성하고, 층간 절연막(308)은 예를 들면, PSG(Phospho Silicate Glass)막 등을 이용하여 형성하며, 반사 방지막(314)은 예를 들면, 실리콘 질화막(SiN) 등을 이용하여 형성할 수 있다.Here, the lower metal wiring 302 is formed using, for example, copper (Cu) or the like, and the etching barrier film 304 is formed using, for example, an oxide film, and the first oxide film 306 and The second oxide film 310 is formed using, for example, SiH4, and the interlayer insulating film 308 is formed using, for example, a Phospho Silicate Glass (PSG) film, and the like. For example, it can be formed using a silicon nitride film (SiN) or the like.

그리고, 포토레지스트 패턴(316)에 따라 반사 방지막(314), 포토레지스 트(312), 제 2 산화막(310), 층간 절연막(308), 제 1 산화막(306) 및 소정 두께의 식각 장벽막(304)까지 식각하여 도 3b에 도시한 바와 같이 상부 금속 배선 형성을 위한 트렌치(318)를 형성한다.The anti-reflection film 314, the photoresist 312, the second oxide film 310, the interlayer insulating film 308, the first oxide film 306, and the etching barrier film having a predetermined thickness may be formed according to the photoresist pattern 316. As shown in FIG. 3B, the trench 316 is formed to form a trench 318 for forming the upper metal wiring.

다음에, 도 3c에 도시한 바와 같이 콘택 영역에 매립된 포토레지스트(312)를 반응성 이온 식각(RIE) 공정을 통해 제거하여 콘택(320)을 형성한다. 이 때, 반응성 이온 식각(RIE) 공정을 통해 도 3d에 도시한 바와 같이 하부 금속 배선(302)이 노출된다.Next, as shown in FIG. 3C, the photoresist 312 buried in the contact region is removed through a reactive ion etching (RIE) process to form the contact 320. At this time, the lower metal wiring 302 is exposed through a reactive ion etching (RIE) process as shown in FIG. 3D.

또한, 콘택(320)이 형성된 이후에 H2/Ar 플라즈마를 이용한 클리닝 공정을 통해 콘택(320) 내 발생하는 유기물 및 각종 폴리머를 제거한다. 이때, H2/Ar 플라즈마를 이용한 클리닝 공정을 통해 하부 금속 배선(302)인 구리(Cu)의 산화를 방지하여 소자의 저항 특성을 향상시킬 수 있다. 이러한 H2/Ar 플라즈마를 이용한 클리닝 공정은 300 W - 500 W의 소스 전원 범위, 50 W - 150 W의 바이어스 전원 범위, 140 sccm - 160 sccm의 H2 및 280 sccm - 320 sccm의 Ar의 조건으로 수행된다. 일 예로서, 도 4에 도시한 바와 같이 H2/Ar 플라즈마를 이용한 클리닝 공정을 통해 구리의 산화를 방지할 수 있음을 알 수 있다.In addition, after the contact 320 is formed, organic matter and various polymers generated in the contact 320 are removed through a cleaning process using an H 2 / Ar plasma. In this case, the resistance of the device may be improved by preventing oxidation of copper (Cu), which is the lower metal wire 302, through a cleaning process using H 2 / Ar plasma. The cleaning process using the H2 / Ar plasma is performed under conditions of a source power range of 300 W-500 W, a bias power range of 50 W-150 W, H2 of 140 sccm-160 sccm and Ar of 280 sccm-320 sccm. . As an example, as shown in FIG. 4, it can be seen that oxidation of copper can be prevented through a cleaning process using H 2 / Ar plasma.

이어서, 도 3e에 도시한 바와 같이 콘택(320) 및 트렌치(318)에 금속 물질(예를 들면, 구리 등)을 매립한 후 CMP 방식으로 평탄화하여 콘택 플러그 및 상부 금속 배선(322)을 형성하게 된다.Subsequently, as shown in FIG. 3E, a metal material (eg, copper) is embedded in the contact 320 and the trench 318, and then planarized in a CMP manner to form the contact plug and the upper metal wiring 322. do.

따라서, 반도체 소자의 제조 과정에서 콘택을 형성하기 위한 식각 공정 이후에 콘택 내 유기물 및 각종 폴리머를 제거하는 클리닝 공정을 수행하여 하부 금속 배선의 산화를 방지하고, 소자의 저항 특성을 향상시킬 수 있다.Therefore, after the etching process for forming the contact in the manufacturing process of the semiconductor device to perform a cleaning process to remove the organic material and various polymers in the contact to prevent the oxidation of the lower metal wiring, it is possible to improve the resistance characteristics of the device.

이상의 설명에서는 본 발명의 바람직한 실시 예들을 제시하여 설명하였으나 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 쉽게 알 수 있을 것이다.In the foregoing description, the present invention has been described with reference to preferred embodiments, but the present invention is not necessarily limited thereto. Those skilled in the art will appreciate that the present invention may be modified without departing from the spirit of the present invention. It will be readily appreciated that branch substitutions, modifications and variations are possible.

이상 설명한 바와 같이 본 발명은, 콘택 형성 시 식각 공정을 통해 하부 금속 배선이 노출된 상태에서 이 후 공정을 수행하여 그 영역에서 구리 산화물이 발생하는 종래 방법과는 달리, 하부 금속 배선이 형성된 반도체 기판 상에 식각 장벽막 및 층간 절연막을 순차 형성하고, 그 반도체 소자의 상부의 제 1 포토레지스트 패턴에 따라 식각하여 콘택 영역을 정의한 후에, 그 내부에 포토레지스트를 매립하며, 포토레지스트가 매립된 반도체 기판 상에 반사 방지막 및 제 2 포토레지스트 패턴을 순차 형성하고, 제 2 포토레지스트 패턴에 따라 층간 절연막의 일정 깊이까지 식각하여 금속 배선 형성을 위한 트렌치를 형성하며, 콘택 영역에 잔류하는 포토레지스트를 식각하여 콘택을 형성하고, 형성된 콘택에 대한 H2/Ar 플라즈마를 이용한 클리닝 공정을 수행하며, 트렌치 및 콘택 내부에 금속 물질을 매립하여 상부 금속 배선을 형성함으로써, 콘택 형성 시 식각 공정으로 인한 하부 금속 배선의 산화를 방지하여 반도체 소자의 저항 특성을 향상시킬 수 있다.As described above, the present invention, unlike the conventional method in which the copper oxide is generated in the region by performing a subsequent process in the state in which the lower metal wiring is exposed through the etching process at the time of contact formation, the semiconductor substrate on which the lower metal wiring is formed An etching barrier film and an interlayer insulating film are sequentially formed on the substrate, and the contact region is defined by etching according to the first photoresist pattern on the upper portion of the semiconductor device, and then the photoresist is embedded therein, and the semiconductor substrate having the photoresist embedded therein. The anti-reflection film and the second photoresist pattern are sequentially formed on the substrate, and the trench is formed to form metal trenches by etching to a predetermined depth of the interlayer insulating film according to the second photoresist pattern, and the photoresist remaining in the contact region is etched. Form a contact and perform a cleaning process using H2 / Ar plasma for the formed contact Said, it is possible to by filling a metallic material in the trench and contact by forming an upper metal wiring, prevent oxidation of the lower metal wiring caused by etching when forming the contact step improves the resistance of the semiconductor element.

Claims (4)

이중 다마신 공정을 이용하여 반도체 소자의 다층 금속 배선을 형성하는 방법으로서,A method of forming a multilayer metal wiring of a semiconductor device using a dual damascene process, 하부 금속 배선이 형성된 반도체 기판 상에 식각 장벽막 및 층간 절연막을 순차 형성하는 제 1 단계와,A first step of sequentially forming an etching barrier film and an interlayer insulating film on a semiconductor substrate on which lower metal wirings are formed; 상기 제 1 단계의 결과물에 제 1 포토레지스트 패턴에 따라 식각하여 콘택 영역을 정의한 후에, 그 내부에 포토레지스트를 매립하는 제 2 단계와,A second step of defining a contact region by etching the resultant of the first step according to the first photoresist pattern, and then embedding the photoresist therein; 상기 제 2 단계의 결과물 상에 반사 방지막 및 제 2 포토레지스트 패턴을 순차 형성하는 제 3 단계와,A third step of sequentially forming an anti-reflection film and a second photoresist pattern on the resultant of the second step; 상기 제 2 포토레지스트 패턴에 따라 상기 층간 절연막의 일정 깊이까지 식각하여 상부 금속 배선 형성을 위한 트렌치를 형성하는 제 4 단계와,A fourth step of forming a trench for forming an upper metal line by etching the interlayer insulating layer to a predetermined depth according to the second photoresist pattern; 상기 콘택 영역에 잔류하는 포토레지스트를 식각하여 콘택을 형성하는 제 5 단계와,A fifth step of forming a contact by etching the photoresist remaining in the contact region; 상기 형성된 콘택에 대한 H2/Ar 플라즈마를 이용한 클리닝 공정을 수행하는 제 6 단계와,A sixth step of performing a cleaning process using H2 / Ar plasma on the formed contact; 상기 트렌치 및 콘택 내부에 금속 물질을 매립하여 상기 상부 금속 배선을 형성하는 제 7 단계A seventh step of forming the upper metal wiring by filling a metal material in the trench and the contact; 를 포함하는 반도체 소자의 금속 배선 형성 방법.Metal wiring forming method of a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 금속 배선 형성 방법은, 상기 제 1 단계에서, 상기 층간 절연막의 상부 및 하부에 산화막을 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The metal wiring forming method is a metal wiring forming method of the semiconductor element, characterized in that in the first step, forming an oxide film on the upper and lower portions of the interlayer insulating film. 제 1 항에 있어서,The method of claim 1, 상기 H2/Ar 플라즈마를 이용한 클리닝 공정은, 300 W - 500 W의 소스 전원 범위, 50 W - 150 W의 바이어스 전원 범위의 조건으로 수행되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The cleaning process using the H 2 / Ar plasma, the metal wiring forming method of a semiconductor device, characterized in that performed under the conditions of the source power range of 300 W-500 W, the bias power range of 50 W-150 W. 제 1 항에 있어서,The method of claim 1, 상기 H2/Ar 플라즈마를 이용한 클리닝 공정은, 140 sccm - 160 sccm의 H2 및 280 sccm - 320 sccm의 Ar의 조건으로 수행되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The cleaning process using the H 2 / Ar plasma, the metal wiring forming method of a semiconductor device, characterized in that the conditions of 140 sccm-160 sccm H2 and 280 sccm-320 sccm Ar.
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