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KR100790571B1 - 트랜지스터 및 그 제조방법 - Google Patents

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KR100790571B1
KR100790571B1 KR1020060095705A KR20060095705A KR100790571B1 KR 100790571 B1 KR100790571 B1 KR 100790571B1 KR 1020060095705 A KR1020060095705 A KR 1020060095705A KR 20060095705 A KR20060095705 A KR 20060095705A KR 100790571 B1 KR100790571 B1 KR 100790571B1
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region
gate line
semiconductor substrate
peripheral circuit
forming
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KR1020060095705A
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남병호
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주식회사 하이닉스반도체
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Publication date
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Abstract

본 발명에 따른 트랜지스터는, 소자분리막에 의해 활성영역이 정의된 반도체 기판; 반도체 기판의 활성영역 상에 일정 간격으로 배치된 게이트 라인; 및 반도체 기판 내에 게이트 라인의 종단부와 맞닿는 부분에 소정 깊이로 식각된 밸리 구조의 트렌치를 포함한다.
게이트 라인 , 밸리 구조, 메사 구조

Description

트랜지스터 및 그 제조방법{Transistor and the method for manufacturing the same}
도 1a 내지 도 1c는 종래 기술에 의한 트랜지스터를 설명하기 위해 나타내보인 도면들이다.
도 2는 본 발명에 따라 형성된 트랜지스터의 구조를 설명하기 위해 나타내보인 도면이다.
도 3 내지 도 6은 셀 영역 및 주변회로영역의 게이트 라인의 종단부 영역을 설명하기 위해 나타내보인 도면들이다.
도 7은 게이트 라인의 단면을 나타내보인 도면이다.
도 7a 내지 도 11c는 본 발명의 각 실시예들에 따른 트랜지스터 제조방법을 설명하기 위해 나타내보인 도면들이다.
본 발명은 반도체 소자에 관한 것으로서, 특히 누설 전류를 방지할 수 있는 트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로 트랜지스터는, 반도체 기판 상부에 라인 형태로 형성된 게이트 전극(이하, 게이트 라인이라 함)과, 게이트 라인 양측에 드러난 반도체 기판 내에 n형 또는 p형 도전형 불순물이 주입된 소스/드레인 영역을 포함한다.
한편, 반도체 소자가 고집적화됨에 따라 게이트 라인의 선폭 또한 점차 축소되고 있다. 게이트 라인의 선폭이 축소되면서 트랜지스터의 소스에서 드레인 쪽으로 전압이 가해질 때 주변회로영역의 게이트 라인 끝단에서 HEIP(Hot Electron Induced Punchthrough) 현상에 의해 누설 전류가 발생하여 동작 특성이 나빠지게 된다.
이에 따라 주변회로영역의 게이트 라인 끝단, 즉 소자분리막과 인접한 가장자리(edge) 부분을 활성영역의 게이트 라인 선폭보다 넓은 탭(tab) 형태로 변형함으로써 HEIP 효과에 의한 누설 전류 발생을 줄이고자 하였다.
도 1a 내지 도 1c는 종래 기술에 의한 트랜지스터를 설명하기 위해 나타내보인 도면들이다. 특히 도 1b 및 도 1c는 도 1a를 A-A'축 및 B-B'축을 따라 잘라내 나타내보인 단면도들이다.
도 1a 내지 도 1c를 참조하면, 종래 기술에 따른 트랜지스터는, 반도체 기판의 활성영역(10) 상에 일정 간격을 갖는 게이트 라인(20)이 배치되어 있다. 여기서 게이트 라인(20) 끝단, 즉, 소자분리영역과 인접하면서 활성영역(10)과 맞닿는 게이트 라인의 종단부(30)는 게이트 라인(20)의 선폭보다 넓은 탭 형태로 형성되어 있다. 그리고 게이트 라인(20) 사이의 활성영역(10) 상에는 소스/드레인 영역과 연결되는 콘택 전극(40)이 배치되어 있다. 여기서 소자분리영역(미도시함)은 활성영 역(10)을 제외한 나머지 영역이다.
이와 같이 형성된 트랜지스터에 있어서, 도 1b에 도시된 바와 같이, 활성영역(10) 상에 배치된 게이트 라인(20)의 선폭보다 도 1c에 도시된 바와 같이, 게이트 라인의 종단부(30)는 넓은 탭 형태를 갖는다. 즉, 소자분리영역과 인접하면서 활성영역(10)과 맞닿는 게이트 라인(20)의 종단부를 넓은 탭 형태로 형성함으로써 트랜지스터의 소스에서 드레인쪽으로 전압이 가해질 때 주변회로영역의 게이트 라인(20)의 가장자리에서 발생하는 HEIP 효과에 의한 누설 전류를 줄이려 하고 있다.
그러나 게이트 라인의 가장자리 영역(30)을 넓은 탭 형태로 형성하기 위해서는 탭을 위한 공간을 별도로 마련해야하기 때문에 전체 소자 칩의 크기가 증가시켜해 소자의 집적화가 저하될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 게이트 라인의 종단부 상에 단차를 형성함으로써 채널 길이를 증가시켜 소자분리막과 인접하여 배치된 게이트 라인의 종단부 계면에서 발생하는 누설 전류를 최소화할 수 있는 트랜지스터를 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 채널 길이를 증가시켜 소자분리막과 인접하여 배치된 게이트 라인의 종단부 계면에서 발생하는 누설 전류를 최소화할 수 있는 트랜지스터의 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 트랜지스터는, 소자분 리막에 의해 활성영역이 정의된 반도체 기판; 상기 반도체 기판의 활성영역 상에 일정 간격으로 배치된 게이트 라인; 및 상기 반도체 기판 내에 상기 게이트 라인의 종단부와 맞닿는 부분에 소정 깊이로 식각된 밸리 구조의 트렌치를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 밸리 구조의 트렌치는 장방형으로 이루어지며, 상기 반도체 기판의 활성영역의 종단부에 배치되는 것이 바람직하다. 또한, 상기 밸리 구조의 트렌치는 상기 소자분리막과 인접하여 배치되는 것이 바람직하다.
상기 게이트 라인의 종단부의 수직 단면이 'T' 자 형태를 갖는 것이 바람직하다.
상기 게이트 라인 양 측면에 컨택영역을 더 포함할 수 있다.
상기 게이트 라인은 주변회로영역의 NMOS 트랜지스터 또는 PMOS 트랜지스터로 이루어진다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 트랜지스터는, 소자분리막에 의해 활성영역이 정의된 반도체 기판; 상기 반도체 기판의 활성영역 상에 일정 간격으로 배치된 게이트 라인; 및 상기 게이트 라인의 종단부와 맞닿는 부분에 상기 반도체 기판의 바닥면으로부터 소정 높이로 돌출된 메사 구조의 돌출부를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 메사 구조의 돌출부는 장방형으로 이루어지며, 상기 반도체 기판의 활성영역의 종단부에 배치되고, 상기 소자분리막과 인접하여 배치되는 것이 바람직하다.
상기 게이트 라인의 종단부의 수직 단면의 구멍이 상기 반도체 기판 방향으로 향하는'ㄷ'형태를 갖는 것이 바람직하다.
상기 게이트 라인 양 측면에 컨택영역을 더 포함할 수 있다.
상기 게이트 라인은 주변회로영역의 NMOS 트랜지스터 또는 PMOS 트랜지스터로 이루어진다.
상기 또 다른 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 트랜지스터의 제조방법은, 셀 영역 및 주변회로영역을 포함하는 반도체 기판 상에 소자분리막을 형성하는 단계; 상기 주변회로영역의 활성영역 종단부에 밸리 구조의 트렌치를 형성하는 단계; 및 상기 밸리 구조의 트렌치와 중첩하는 게이트 라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 밸리 구조의 트렌치를 형성하는 단계는, 상기 반도체 기판의 셀 영역은 차단하면서, 주변회로영역은 상기 소자분리막과 인접하는 활성영역을 노출시키는 감광막 패턴을 형성하는 단계; 및 상기 감광막 패턴을 마스크로 노출된 주변회로영역을 식각하여 밸리 구조의 트렌치를 형성하는 단계를 포함할 수 있다.
상기 밸리 구조의 트렌치를 형성하는 단계는, 상기 반도체 기판의 셀 영역의 리세스 채널용 트렌치가 형성될 영역을 노출하면서 주변회로영역은 상기 소자분리막과 인접하는 활성영역을 노출시키는 감광막 패턴을 형성하는 단계; 및 상기 감광막 패턴을 마스크로 식각공정을 진행하여 상기 셀 영역 상에는 리세스 채널용 트렌치를 형성하면서 상기 주변회로영역은 밸리 구조의 트렌치를 형성하는 단계를 포함 할 수 있다.
상기 밸리 구조의 트렌치는 장방형으로 형성할 수 있고, 소자분리막과 인접하여 배치되는 것이 바람직하다.
상기 게이트 라인의 종단부의 수직 단면이 'T' 자 형태를 갖는 것이 바람직하다.
상기 또 다른 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 트랜지스터의 제조방법은, 셀 영역 및 주변회로영역을 포함하는 반도체 기판 상에 소자분리막을 형성하는 단계; 상기 주변회로영역의 활성영역 종단부에 상부면이 평평한 메사 구조의 돌출부를 형성하는 단계; 및 상기 메사 구조의 트렌치와 중첩하는 게이트 라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 메사 구조의 트렌치를 형성하는 단계는, 상기 반도체 기판의 셀 영역은 차단하면서, 주변회로영역은 상기 소자분리막과 인접하는 활성영역을 노출시키는 감광막 패턴을 형성하는 단계; 및 상기 감광막 패턴을 마스크로 노출된 주변회로영역을 식각하여 메사 구조의 트렌치를 형성하는 단계를 포함할 수 있다.
상기 메사 구조의 트렌치를 형성하는 단계는, 상기 반도체 기판의 셀 영역은 핀 타입의 돌출부가 형성될 영역을 노출시키고, 주변회로영역은 소자분리막과 인접하는 활성영역을 노출시키는 감광막 패턴을 형성하는 단계; 및 상기 감광막 패턴을 마스크로 식각공정을 진행하여 상기 셀 영역 및 주변회로영역 상에 상기 반도체 기판의 바닥면으로부터 소정 높이만큼 돌출되면서 상부면은 평평한 메사 구조의 돌 출부를 형성 하는 단계 상기 셀 영역 상에는 핀 타입의 돌출부를 형성하면서 상기 주변회로영역은 메사 구조의 돌출부를 형성하는 단계를 포함할 수 있다.
상기 메사 구조의 돌출부는 장방형으로 형성하며, 상기 소자분리막과 인접하여 배치되는 것이 바람직하다.
상기 게이트 라인의 종단부의 수직 단면이'ㄷ'자 형태를 갖는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 2는 본 발명에 따라 형성된 트랜지스터의 구조를 설명하기 위해 나타내보인 도면이다.
도 2를 참조하면, 본 발명에 따른 트랜지스터는, 반도체 기판의 활성영역(100) 상에 일정 간격을 갖도록 배치된 게이트 라인(110)이 형성되어 있다. 그리고 소자분리영역과 인접하면서 반도체 기판의 활성영역(100)상에 배치된 게이트 라인(110)의 종단부와 맞닿는 부분(120)에는 소정 깊이로 식각된 밸리(valley)구조의 트렌치 또는 소정 높이로 돌출된 메사(mesa)구조의 돌출부가 형성되어 있다. 여기서 트랜지스터는, 주변회로영역의 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함한다. 이때, 소자분리영역(105)은 활성영역(100)을 제외한 나머지 영역이며, STI(Shallow trench isolation)와 같은 소자분리막(미도시함)에 의해 분리된다. 또한, 도면에서 미설명된 부분은 게이트 라인이 연장되는 방향인 X 방향이고, Y 방향 은, X 방향에 대해 90° 수직한 방향이다.
또한, 도면에 도시하지는 않았지만, 게이트 라인(110) 양 측벽에는 스페이서가 형성되어 있고, 게이트 라인(110)에 의해 드러난 기판의 활성 영역(100) 내에 소스/드레인 영역이 형성되어 있다. 그리고 이러한 소오스/드레인 영역과 수직으로 연결되는 콘택 전극(130)이 활성영역(100) 상에 형성되어 있다.
이와 같이 형성된 게이트 라인(110)은, 소자분리영역과 인접하면서 반도체 기판의 활성 영역(100)상에 형성된 밸리 구조의 트렌치에 의해 게이트 라인(110)의 종단부의 수직 단면이 'T' 자 형태를 갖는다. 또한, 게이트 라인(110)의 종단부는 반도체 기판의 활성영역(100)에 형성된 메사 구조(110)에 의해 게이트 라인(110)의 종단부의 수직 단면이 구멍이 기판 방향으로 향하는'ㄷ'자 형태를 갖는다.
본 발명에 따른 트랜지스터는, 반도체 기판의 활성영역(100)과 맞닿는 게이트 라인의 종단부(120)가 활성영역(100) 상에 형성된 게이트 라인(110)의 선폭과 대등하게 형성된다. 그러나 게이트 라인의 종단부(120)의 활성영역 상에 밸리 구조의 트렌치 또는 메사 구조의 돌출부를 형성함으로써 수직 단면이 'T' 자 형태 또는 구멍이 기판 방향으로 향하는'ㄷ'자 형태를 갖기 때문에, 종래 게이트 라인의 채널 길이보다 길어지게 된다. 이에 따라, 트랜지스터의 소스에서 드레인쪽으로 전압이 가해질 때 게이트 라인의 종단부에서 발생하는 HEIP 효과에 의한 누설 전류를 줄일 수 있으면서 모든 게이트 라인의 선폭을 동일하게 레이아웃할 수 있다.
이하, 셀 영역 및 주변회로영역의 게이트 라인의 종단부 영역을 설명하고자 한다.
도 3 내지 도 6은 셀 영역 및 주변회로영역의 게이트 라인의 종단부 영역을 설명하기 위해 나타내보인 도면들이다. 그리고 도 7은 게이트 라인의 단면을 나타내보인 도면이다.
도 3을 참조하면, 본 발명에 따른 트랜지스터의 제1 게이트 라인 구조에 있어서, 셀 영역의 게이트 라인(202)은, 반도체 기판(200) 상에 평판형(planar type)으로 형성된다. 그리고 NMOS 및 PMOS영역을 포함하는 주변회로영역의 게이트 라인의 종단부(204)는, 소자분리영역과 인접하면서 게이트 라인의 종단부와 맞닿는 반도체 기판(200)의 활성영역 상에, 기판 표면으로부터 소정 깊이만큼 식각된 밸리(valley) 구조의 트렌치(205)를 포함한다. 또한, X 방향은, 게이트 라인이 연장되는 방향이고, Y 방향은, X 방향에 대해 90°수직한 방향이다. 이하 X 방향 및 Y 방향에 대한 설명은 생략하기로 한다.
도 4를 참조하면, 본 발명에 따른 트랜지스터의 제2 게이트 라인 구조에 있어서, 셀 영역의 게이트 라인(206)은, 기판 표면으로부터 소정 깊이만큼 리세스 채널용 트렌치(207)를 포함하여 형성된다. 그리고 주변회로영역의 게이트 라인(208)은, 소자분리막과 인접하면서 게이트 라인의 종단부와 맞닿는 반도체 기판(200)의 활성영역 상에 기판 표면으로부터 소정 깊이만큼 식각된 밸리(valley) 구조의 트렌치(209)를 포함한다.
도 5를 참조하면, 본 발명에 따른 트랜지스터의 제3 게이트 라인 구조에 있어서, 셀 영역의 게이트 라인(210)은, 소자분리막과 인접하면서 게이트 라인의 종단부와 맞닿는 반도체 기판(200)의 활성영역 상에 평판형(planar type)으로 배치된 다. 그리고 NMOS 및 PMOS영역을 포함하는 주변회로영역의 게이트 라인(212)의 종단부는, 소자분리막과 인접하면서 게이트 라인의 종단부와 맞닿는 반도체 기판(200)의 활성영역 상에 기판의 바닥면으로부터 소정 높이로 돌출되면서 상부면이 평평한 메사(mesa) 구조의 돌출부(213)를 포함한다.
도 6을 참조하면, 본 발명에 따른 트랜지스터의 제4 게이트 라인 구조에 있어서, 셀 영역의 게이트 라인(214)은, 기판(200)의 바닥면으로부터 소정 높이만큼 돌출된 돌출부(215)를 포함한다. 그리고 NMOS 및 PMOS영역을 포함하는 주변회로영역의 게이트 라인(216)은, 소자분리막과 인접하는 게이트 라인의 종단부와 맞닿는 반도체 기판(200)의 활성영역 상에 기판의 바닥면으로부터 소정 높이로 돌출되면서 상부면이 평평한 메사(mesa) 구조의 돌출부(217)를 포함한다.
상술한 바와 같이 형성된 트랜지스터의 게이트 라인의 종단부는 밸리 구조의 트렌치(205, 209) 또는 메사 구조의 돌출부(212, 217)를 포함하여 배치함으로써 도 7의 게이트 라인(110)의 선폭(b)과 대등한 선폭(a)으로 형성할 수 있다.
이하, 상술한 본 발명에 따른 트랜지스터의 제조방법을 실시예들을 통해 설명하기로 한다.
도 8a 내지 도 8c는 본 발명의 제1 실시예에 따라 밸리 구조의 게이트 종단부를 포함하는 트랜지스터 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 8a를 참조하면, 소자분리영역이 정의된 반도체 기판(300) 상에 셀 영역은 차단하고, 주변회로영역은 선택적으로 노출시키는 감광막 패턴(302)을 형성한다. 여기서 주변회로영역은 소자분리영역과 인접하면서 게이트 라인의 종단부와 맞닿는 영역(c)만 노출시키는 것이 바람직하다.
도 8b를 참조하면, 감광막 패턴(302)을 마스크로 노출된 주변회로영역의 게이트 라인의 종단부와 맞닿는 영역(c)을 식각하여 밸리(valley) 구조의 트렌치(304)를 형성한다. 여기서 밸리 구조의 트렌치(304)는 장방형의 형상으로 형성할 수 있다.
그리고 도 8c에 도시한 바와 같이, 반도체 기판(300) 상에 게이트 절연막(미도시함) 및 게이트 전극을 증착 및 패터닝하여 일정 간격을 가지고 배치된 게이트 라인(306, 308)을 형성한다. 그러면 셀 영역은 평판형의 게이트 라인(306)이 형성되며, 주변회로영역은 소자분리영역과 인접하면서 게이트 라인의 종단부 상에 밸리 구조의 트렌치를 포함하는 게이트 라인(308)이 형성된다. 이와 같이 형성된 게이트 라인의 종단부는 반도체 기판 상에 형성된 밸리 구조의 트렌치(304)에 의해 수직 단면이 'T'자 형태를 갖는다. 또한, X 방향은, 게이트 라인이 연장되는 방향이고, Y 방향은, X 방향에 대해 90° 수직한 방향이다. 이하 X 방향 및 Y 방향에 대한 설명은 생략하기로 한다.
도 9a 내지 도 9c는 본 발명의 제2 실시예에 따른 밸리 구조의 게이트 종단부를 포함하는 트랜지스터 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 9a를 참조하면, 소자분리영역이 정의된 반도체 기판(300) 상에 셀 영역 및 주변회로영역을 선택적으로 노출시키는 감광막 패턴(310)을 형성한다. 여기서 노출된 셀 영역 및 주변회로영역은 리세스 채널용 트렌치 및 트렌치가 형성될 영역이다. 이때, 주변회로영역은 소자분리영역과 인접하면서 게이트 라인의 종단부와 맞닿는 반도체 기판(300)의 활성영역부분만 노출시키는 것이 바람직하다.
도 9b를 참조하면, 감광막 패턴(310)을 마스크로 노출된 셀 영역 및 주변회로영역을 식각하여 밸리 구조의 트렌치(312)를 형성한다. 여기서 밸리 구조의 트렌치(312)는 장방형의 형상으로 형성할 수 있다.
그리고 도 9c를 참조하면, 반도체 기판(300) 상에 게이트 절연막(미도시함) 및 게이트 전극을 증착 및 패터닝하여 일정 간격을 가지고 배치된 게이트 라인(314)을 형성한다. 그러면 셀 영역은 리세스된 채널을 갖는 게이트 라인(314)이 형성된다. 그리고 주변회로영역은 소자분리영역과 인접하는 게이트 라인의 종단부가 반도체 기판(300) 상에 형성된 밸리 구조의 트렌치(312)를 포함하는 게이트 라인(316)이 형성된다. 이때, 주변회로영역은 밸리 구조의 트렌치(312)에 의해 수직 단면이 'T'자 형태를 갖는다. 여기서 셀 영역의 리세스 채널용 트렌치(311)를 형성하는 과정을 진행하면서, 동시에 주변회로영역의 밸리 구조의 트렌치(312)를 형성함으로써 사진식각(photolithography)공정의 단계를 감소시킬 수 있다.
상술한 바와 같이, 주변회로영역의 게이트 종단부의 소자분리영역과 인접한 반도체 기판의 활성영역이 밸리 구조의 트렌치를 포함하여 형성함에 따라, 게이트 라인의 종단부는 게이트 라인과 대등한 선폭을 유지하면서도 채널 길이가 증가하게 된다. 이에 따라 인접하는 게이트 사이의 간격을 더 축소할 수 있어 소자의 집적도를 향상시킬 수 있다. 또한 소자분리영역과 인접한 게이트 라인의 가장자리 부분이 게이트 라인과 대등한 선폭으로 형성되면서 탭(tab)간 접촉하는 것을 방지할 수 있어 소자의 특성을 향상시킬 수 있다.
도 10a 내지 도 10c는 본 발명의 제3 실시예에 따른 메사 구조의 게이트 종단부를 포함하는 트랜지스터 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 10a를 참조하면, 소자분리영역이 정의된 반도체 기판(300) 상에 셀 영역은 차단하고, 주변회로영역은 선택적으로 노출시키는 감광막 패턴(318)을 형성한다. 여기서 주변회로영역은 소자분리영역과 인접하면서 게이트 라인의 종단부와 맞닿는 반도체 기판(300)의 활성영역부분만 노출시키는 것이 바람직하다.
도 10b를 참조하면, 감광막 패턴(318)을 마스크로 노출된 주변회로영역을 식각하여 바닥면으로부터 돌출되면서 상부면이 평평한 메사 구조의 돌출부(320)를 형성한다. 여기서 메사 구조의 돌출부(320)는 장방형의 형상으로 형성할 수 있다. 이때, 메사 구조의 돌출부(320)는 반도체 기판(300)의 표면을 소정 영역(c)만큼 식각하여 바닥면의 높이를 낮추어 형성할 수 있다.
그리고 도 10c를 참조하면, 반도체 기판(300) 상에 게이트 절연막(미도시함) 및 게이트 전극을 증착 및 패터닝하여 일정 간격을 가지고 배치된 게이트 라인(322, 324)을 형성한다. 이와 같이 형성된 게이트 라인(324)의 종단부는 반도체 기판(300) 상에 형성된 수직 단면이 구멍이 기판 방향으로 향하는 'ㄷ'자 형태로 형성된다.
도 11a 내지 도 11c는 본 발명의 제4 실시예에 따른 메사 구조의 게이트 종단부를 포함하는 트랜지스터 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 11a를 참조하면, 소자분리영역이 정의된 반도체 기판(300) 상에 반도체 기판 상에 셀 영역 및 주변회로영역을 선택적으로 노출시키는 감광막 패턴(326)을 형성한다. 여기서 주변회로영역은 소자분리영역과 인접하면서 게이트 라인의 종단부와 맞닿는 반도체 기판(300)의 활성 영역부분만 노출시키는 것이 바람직하다.
도 11b를 참조하면, 감광막 패턴(326)을 마스크로 노출된 셀 영역 및 주변회로영역을 식각하여 셀 영역은 핀 구조의 돌출부(328)를 형성하고, 주변회로영역은 바닥면으로부터 돌출되면서 상부면이 평평한 메사 구조의 돌출부(330)를 형성한다. 여기서 메사 구조의 돌출부(330)는 장방형의 형상으로 형성할 수 있다. 이때, 메사 구조의 돌출부(320)는 반도체 기판(300)의 표면을 소정 영역(d)만큼 식각하여 바닥면의 높이를 낮추어 형성할 수 있다.
도 11c를 참조하면, 반도체 기판(300) 상에 게이트 절연막 및 게이트 전극을 증착 및 패터닝하여 일정 간격을 가지고 배치된 게이트 라인(332, 334)을 형성한다. 그러면 셀 영역은 핀(FIN)타입의 채널을 갖는 게이트 라인(332)이 형성된다. 그리고 주변회로영역에서 소자분리영역과 인접하는 게이트 라인의 종단부는 반도체 기판(300) 상에 형성된 메사 구조의 돌출부(330)에 의해 수직 단면이'ㄷ'자 형태를 갖는다. 여기서 셀 영역의 핀(FIN) 타입의 채널을 갖는 게이트 라인을 형성하는 과정을 진행하는 동시에 주변회로영역에 메사 구조의 돌출부를 형성함으로써 사진식각(photolithography)공정 단계를 감소시킬 수 있다.
상술한 바와 같이, 주변회로영역의 소자분리영역과 게이트 라인의 종단부가 메사 구조로 형성됨에 따라, 게이트 종단부는 게이트 라인과 대등한 선폭을 유지하면서도 채널 길이가 증가하게 된다. 이에 따라 인접하는 게이트 사이의 간격을 더 축소할 수 있어 소자의 집적도를 향상시킬 수 있다. 또한 소자분리영역과 인접한 게이트 라인의 종단부가 게이트 라인과 대등한 선폭으로 형성되면서 탭(tab)간 접촉하는 것을 방지할 수 있어 소자의 특성을 향상시킬 수 있다.
다음에 비록 도면에 도시되지 않았지만, 밸리 구조의 트렌치 및 메사 구조의 돌출부를 포함하는 게이트 라인 위에 실리콘 질화막 등의 절연막을 증착하고 이를 패터닝하여 게이트 라인 양 측벽에 스페이서막을 형성한다. 계속해서 기판의 활성영역내에 n형 또는 p형 도전형 불순물을 이온 주입하여 소스/드레인 영역을 형성하여 트랜지스터를 형성한다.
본 발명에 따른 트랜지스터 제조 방법은, 게이트 라인의 종단부와 맞닿는 활성영역 내에 소정 깊이로 식각한 밸리 구조의 트렌치 또는 소정 높이로 돌출된 메사 구조의 돌출부를 형성한다. 이러한 트렌치 또는 돌출부에 의해 활성영역과 맞닿는 게이트 라인 종단부의 수직 단면을 'T' 자 형태 또는 구멍이 기판 방향으로 향하는'ㄷ'자 형태로 형성함으로써, 활성 영역과 맞닿는 게이트 라인 종단부를 일반 게이트 라인 선폭과 동일하되, 일반 게이트 라인의 채널 길이보다 길게 형성할 수 있다.
이상 상술한 바와 같이, 본 발명은 게이트 라인 종단부와 맞닿는 활성영역 내에 밸리 구조의 트렌치 또는 소정 높이로 돌출된 메사 구조의 돌출부를 형성함으로써, 활성 영역과 맞닿는 게이트 라인 종단부를 일반 게이트 라인 선폭과 동일하되, 일반 게이트 라인의 채널 길이보다 길게 제조할 수 있다.
따라서, 본 발명은 트랜지스터의 소스에서 드레인쪽으로 전압이 가해질 때 밸리 구조의 트렌치 또는 소정 높이로 돌출된 메사 구조의 돌출부에 의해 게이트 라인 종단부의 계면에서 발생하는 HEIP 효과에 의한 누설 전류를 줄일 수 있다. 이와 함께, 게이트 라인의 선폭을 동일하게 레이아웃할 수 있어 반도체 소자 칩의 크기 증가를 막을 수 있다. 게다가, 본 발명은 게이트 라인의 균일한 선폭 형성으로 게이트 라인 아래의 문턱 전압의 안정성을 확보할 수 있다.

Claims (20)

  1. 소자분리막에 의해 활성영역이 정의된 반도체 기판;
    상기 반도체 기판의 활성영역 상에 일정 간격으로 배치된 게이트 라인; 및
    상기 반도체 기판의 활성영역의 종단부와 상기 게이트 라인의 종단부가 맞닿는 부분에 소정 깊이로 식각된 밸리 구조의 트렌치를 포함하는 것을 특징으로 하는 트랜지스터.
  2. 제1항에 있어서,
    상기 밸리 구조의 트렌치는 장방형으로 이루어지는 것을 특징으로 하는 트랜지스터.
  3. 제1항에 있어서,
    상기 게이트 라인의 종단부의 수직 단면이 'T' 자 형태를 갖는 것을 특징으로 하는 트랜지스터.
  4. 제1항에 있어서,
    상기 게이트 라인 양 측면에 컨택영역을 더 포함하는 것을 특징으로 하는 트랜지스터.
  5. 제1항에 있어서,
    상기 게이트 라인은 주변회로영역의 NMOS 트랜지스터 또는 PMOS 트랜지스터인 것을 특징으로 하는 트랜지스터.
  6. 소자분리막에 의해 활성영역이 정의된 반도체 기판;
    상기 반도체 기판의 활성영역 상에 일정 간격으로 배치된 게이트 라인; 및
    상기 반도체 기판의 활성영역의 종단부와 게이트 라인의 종단부가 맞닿는 부분에 상기 반도체 기판의 바닥면으로부터 소정 높이로 돌출된 메사 구조의 돌출부를 포함하는 것을 특징으로 하는 트랜지스터.
  7. 제6항에 있어서,
    상기 메사 구조의 돌출부는 장방형으로 이루어지는 것을 특징으로 하는 트랜지스터.
  8. 제6항에 있어서,
    상기 게이트 라인의 종단부의 수직 단면의 구멍이 상기 반도체 기판 방향으로 향하는'ㄷ'형태를 갖는 것을 특징으로 하는 트랜지스터.
  9. 제6항에 있어서,
    상기 게이트 라인 양 측면에 컨택영역을 더 포함하는 것을 특징으로 하는 트 랜지스터.
  10. 제6항에 있어서,
    상기 게이트 라인은 주변회로영역의 NMOS 트랜지스터 또는 PMOS 트랜지스터인 것을 특징으로 하는 트랜지스터.
  11. 셀 영역 및 주변회로영역을 포함하는 반도체 기판 상에 소자분리막을 형성하는 단계;
    상기 주변회로영역의 활성영역 종단부에 밸리 구조의 트렌치를 형성하는 단계; 및
    상기 밸리 구조의 트렌치와 중첩하는 게이트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.
  12. 제11항에 있어서, 상기 밸리 구조의 트렌치를 형성하는 단계는,
    상기 반도체 기판의 셀 영역은 차단하면서, 주변회로영역은 상기 소자분리막과 인접하는 활성영역을 노출시키는 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 마스크로 노출된 주변회로영역을 식각하여 밸리 구조의 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.
  13. 제11항에 있어서, 상기 밸리 구조의 트렌치를 형성하는 단계는,
    상기 반도체 기판의 셀 영역의 리세스 채널용 트렌치가 형성될 영역을 노출하면서 주변회로영역은 상기 소자분리막과 인접하는 활성영역을 노출시키는 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 마스크로 식각공정을 진행하여 상기 셀 영역 상에는 리세스 채널용 트렌치를 형성하면서 상기 주변회로영역은 밸리 구조의 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 제조방법.
  14. 제11항에 있어서,
    상기 밸리 구조의 트렌치는 장방형으로 형성하는 것을 특징으로 하는 트랜지스터의 제조방법.
  15. 제11항에 있어서,
    상기 게이트 라인의 종단부의 수직 단면이 'T' 자 형태를 갖는 것을 특징으로 하는 트랜지스터의 제조방법.
  16. 셀 영역 및 주변회로영역을 포함하는 반도체 기판 상에 소자분리막을 형성하는 단계;
    상기 주변회로영역의 활성영역 종단부에 상부면이 평평한 메사 구조의 돌출부를 형성하는 단계; 및
    상기 메사 구조의 돌출부와 중첩하는 게이트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.
  17. 제16항에 있어서, 상기 메사 구조의 돌출부를 형성하는 단계는,
    상기 반도체 기판의 셀 영역은 차단하면서, 주변회로영역은 상기 소자분리막과 인접하는 활성영역을 노출시키는 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 마스크로 노출된 주변회로영역을 식각하여 메사 구조의 돌출부를 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.
  18. 제16항에 있어서, 상기 메사 구조의 돌출부를 형성하는 단계는,
    상기 반도체 기판의 셀 영역은 핀 타입의 돌출부가 형성될 영역을 노출시키고, 주변회로영역은 소자분리막과 인접하는 활성영역을 노출시키는 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 마스크로 식각공정을 진행하여 상기 셀 영역 및 주변회로영역 상에 상기 반도체 기판의 바닥면으로부터 소정 높이만큼 돌출되면서 상부면은 평평한 메사 구조의 돌출부를 형성하는 단계
    상기 셀 영역 상에는 핀 타입의 돌출부를 형성하면서 상기 주변회로영역은 메사 구조의 돌출부를 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 제조방법.
  19. 제16항에 있어서,
    상기 메사 구조의 돌출부는 장방형으로 형성하는 것을 특징으로 하는 트랜지스터의 제조방법.
  20. 제16항에 있어서,
    상기 게이트 라인의 종단부의 수직 단면이'ㄷ'자 형태를 갖는 것을 특징으로 하는 트랜지스터의 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101031484B1 (ko) * 2009-04-08 2011-04-26 주식회사 하이닉스반도체 반도체 소자 및 그 형성 방법
KR20170053094A (ko) * 2015-11-05 2017-05-15 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110015803A (ko) * 2009-08-10 2011-02-17 삼성전자주식회사 반도체 메모리 소자
US8546854B2 (en) * 2010-04-30 2013-10-01 SK Hynix Inc. Semiconductor device and method for manufacturing the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950028148A (ko) * 1994-03-19 1995-10-18 김주용 디램소자 및 그 제조방법
KR19980056432A (ko) * 1996-12-28 1998-09-25 문정환 반도체장치의 제조방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19640235C2 (de) * 1996-09-30 2001-10-25 Infineon Technologies Ag Halbleiter-Festwertspeicher mit in Grabenseitenwänden vertikal verlaufenden Transistoren und Verfahren zu seiner Herstellung
JP2002151688A (ja) * 2000-08-28 2002-05-24 Mitsubishi Electric Corp Ｍｏｓ型半導体装置およびその製造方法
JP4097417B2 (ja) * 2001-10-26 2008-06-11 株式会社ルネサステクノロジ 半導体装置
US7358121B2 (en) * 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
KR100558007B1 (ko) * 2003-11-24 2006-03-06 삼성전자주식회사 트랜지스터 및 그 제조방법
KR100518606B1 (ko) * 2003-12-19 2005-10-04 삼성전자주식회사 실리콘 기판과 식각 선택비가 큰 마스크층을 이용한리세스 채널 어레이 트랜지스터의 제조 방법
KR100574340B1 (ko) * 2004-02-02 2006-04-26 삼성전자주식회사 반도체 장치 및 이의 형성 방법
KR100610496B1 (ko) * 2004-02-13 2006-08-09 삼성전자주식회사 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자 및 그제조방법
KR100605104B1 (ko) * 2004-05-04 2006-07-26 삼성전자주식회사 핀-펫 소자 및 그 제조 방법
KR100618861B1 (ko) * 2004-09-09 2006-08-31 삼성전자주식회사 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자 및그 제조 방법
JP2006114834A (ja) * 2004-10-18 2006-04-27 Toshiba Corp 半導体装置
DE102005014744B4 (de) * 2005-03-31 2009-06-18 Infineon Technologies Ag Trenchtransistor mit erhöhter Avalanchefestigkeit und Herstellungsverfahren
US7189617B2 (en) * 2005-04-14 2007-03-13 Infineon Technologies Ag Manufacturing method for a recessed channel array transistor and corresponding recessed channel array transistor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950028148A (ko) * 1994-03-19 1995-10-18 김주용 디램소자 및 그 제조방법
KR19980056432A (ko) * 1996-12-28 1998-09-25 문정환 반도체장치의 제조방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101031484B1 (ko) * 2009-04-08 2011-04-26 주식회사 하이닉스반도체 반도체 소자 및 그 형성 방법
KR20170053094A (ko) * 2015-11-05 2017-05-15 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102319200B1 (ko) 2015-11-05 2021-10-28 삼성전자주식회사 반도체 장치 및 이의 제조 방법

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