KR100714013B1 - 가변적인 입력 레벨을 갖는 입력버퍼 - Google Patents

Abstract

본 발명에 따른 가변적인 입력 레벨을 갖는 인버터는 전원과 출력 단자간에 접속된 풀업 트랜지스터와; 상기 출력 단자와 제 1 노드 간에 접속된 NMOS 트랜지스터와; 상기 제 1 노드와 접지 간에 접속된 풀 다운 트랜지스터와; 상기 제 1 노드의 전위를 셋팅하기 위한 세팅부를 포함하여 이루어 진다.

입력 버퍼, 가변적인 입력 레벨

Description

가변적인 입력 레벨을 갖는 입력버퍼{Input buffer having variable input levels}

도 1은 종래의 입력 버퍼이다.

도 2는 본 발명에 따른 가변적인 입력 레벨을 갖는 입력 버퍼이다.

도 3은 본 발명의 시뮬레이션 파형도이다.

*도면의 주요부분에 대한 부호의 설명

MP1...MPn: PMOS트랜지스터

MN1....MNn;BMOS트랜지스터

본 발명은 가변적인 입력 레벨을 갖는 입력 버퍼에 관한 것으로 특히, 하이 레벨로 인식하는 입력 레벨을 상황에 따라 가변시킬 수 있는 가변적인 입력 레벨을 갖는 입력 버퍼에 관한 것이다.

일반적으로 반도체 회로를 구현함에 있어서, 외부 신호를 받아 들이기 위해 입력 버퍼가 사용된다.

통상 입력 버퍼는 도 1에 도시된 바와 같이 PMOS 풀업트랜지스터(MP1)와 풀 다운 NMOS트랜지스터(MN1)을 결합한 인버터 구조를 채택하고 있다.

예를 들어 입력 신호(Input)가 하이 레벨이면, 트랜지스터(MN1)가 턴온되는 반면 트랜지스터(MP1)이 턴오프된다. 따라서 출력(Out)은 로우 레벨이 된다.

반대로 입력 신호(Input)가 로우이 레벨이면, 트랜지스터(MN1)가 턴 오프되는 반면 트랜지스터(MP1)가 턴온된다. 따라서 출력(Out)은 하이 레벨이 된다.

이러한 입력 버퍼는 하이 레벨로 인식하는 입력 레벨이 고정되어 있다. 이러한 입력 버퍼는 통상적인 반도체 회로에서는 문제점이 없지만 전원 전압과 입력/출력의 범위가 다른 경우 하이 레벨로 인식하는 경우에 문제점을 갖게 된다.

따라서 본 발명은 전원 전압과 입력/출력의 범위가 다른 경우에도 하이 레벨을 인식할 수 있는 가변적인 입력 레벨을 갖는 입력 버퍼를 제공하는데 그 목적이 있다.

본 발명에 따른 가변적인 입력 레벨을 갖는 입력 버퍼는 전원과 출력 단자간에 접속된 풀업 트랜지스터와;

상기 출력 단자와 제 1 노드 간에 접속된 NMOS 트랜지스터와;

상기 제 1 노드와 접지 간에 접속된 풀 다운 트랜지스터와;

상기 제 1 노드의 전위를 셋팅하기 위한 세팅부를 포함하여 이루어 진다.

상기 세팅부는 전원과 제 2 노드에 접속되며 게이트 단자가 상기 출력 단자에 접속되는 제 1 NMOS트랜지스터와;

상기 제 2 노드와 상기 제 1 노드 간에 직렬 접속되며 게이트 단자가 상기 출력 단자에 접속되는 다수의 NMOS 트랜지스터와;

상기 다수의 NMOS 트랜지스터에 각기 병렬 접속되며 상기 전원과 입/출력 레벨이 다를 때 만들어 지는 제어 신호에 따라 턴온되는 다수의 PMOS 트랜지스터를 포함하여 이루어 진다.
상기 제어신호는, 상기 제 1 노드의 전위를 셋팅하기 위해 필요한 하나 이상의 PMOS 트랜지스터를 턴온 하기 위해, 상기 다수의 PMOS 트랜지스터에 각각 입력되는 서로 다른 제어신호들인 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 2는 본 발명에 따른 가변적인 입력 레벨을 갖는 입력 버퍼의 상세 회로도이다.

먼저 구조를 설명하기로 한다.

전원과 출력 단자(Out) 간에 PMOS 트랜지스터(MP1)가 접속되고, 출력 단자(Out) 접지 간에 NMOS 트랜지스터(MN1 및 N3)가 직렬 접속된다. PMOS트랜지스터(MP1)의 게이트 단자와 NMOS 트랜지스터(MN1 및 N3)의 게이트 단자에 입력 신호(Input)가 입력된다.

전원과 제 1 노드(N1)간에 게이트 단자가 출력 단자에 접속되는 NMOS 트랜지스터(MN2)가 접속된다. 제 1 노드(N1)와 노드(N2)간에 게이트가 출력 단자(Out)에 접속되는 다수의 NMOS 트랜지스터(MN3.....MNn+1)가 접속된다. 각각의 NMOS 트랜지스터(MN3...MNn+1)에는 PMOS 트랜지스터(MP2...MPn)이 접속된다. PMOS 트랜지스터(MP2...MPn)의 각 게이트 단자에는 제어 신호(L1...LVn-1)가 입력될 수 있다.

상술한 구조를 갖는 입력 버퍼의 동작을 설명하면 다음과 같다.

입력 신호(Input)가 로우 상태 이면, PMOS 트랜지스터(MP1)가 턴온되므로 출 력(Out)은 하이 상태가 된다.

그러나 하이 레벨인 입력 신호(Input)를 받아 들이려면, 하이 신호의 레벨이 NMOS 트랜지스터(MN1)을 턴온 시킬 만큼 커야 한다. 즉, 입력 신호(Input)의 레벨이 NMOS 트랜지스터(MN1)의 문턱 전압 이상이어야 한다. 그런데, NMOS 트랜지스터(MN1)의 소스 즉, 제 2 노드(N2)의 전위는 NMOS 트랜지스터(MN1)의 스위칭시 접지 전위가 되는 것이 아니라 직렬 연결된 NMOS 트랜지스터(MN3...MNn+1)의 문턱 전압을 합한 만큼의 전위를 갖게 된다. NMOS 트랜지스터(MN1)의 소스 전압은 NMOS 트랜지스터(MN3...MNn+1)의 문턱전압을 합한 만큼의 전위가 인가되어 있다. 따라서 NMOS 트랜지스터(MN1)가 입력 신호의 하이 레벨을 인식하기 위해선(NMOS 트랜지스터(MN1)의 VGS가 문턱 전압이상이 되려면) NMOS 트랜지스터(MN1)의 소스 전압이 상승되어 있으므로(NMOS 트랜지스터(MN3...MNn+1)의 문턱전압을 합한 값만큼) 소스 전위가 상승한 만큼 더 큰 입력 신호의 레벨이 가해져야 NMOS 트랜지스터(MN1)가 턴온된다.

NMOS 트랜지스터(MN1)의 소스 전압을 조정하려면 제어 신호(LV1...LVn-1)을 적정한 수의 PMOS 트랜지스터(MP2...MPn)의 게이트에 인가하면 된다. 제어 신호(LV1..LNn-1)는 입력과 출력 레벨이 전원 전압과 다른 경우 입력과 출력의 범위를 판별하는 신호이다. 즉, 전원과 입/출력 레벨이 다를 때 로우 신호를 만들어 적정 개수의 PMOS 트랜지스터(MP2..MPn)를 턴온 시키면 하이 입력 레벨을 셋팅할 수 있게 된다. 도 3은 본 발명의 시뮬레이션 결과 파형도를 나타낸다. 상기 도3의 결과를 참고하여 실제로 상기의 PMOS 트랜지스터(MP2...MPn)의 턴온 시키는 개수를 설정할 수 있으며, 설정된 개수에 맞게 제어신호(LV1...LVn-1)를 인가한다.

상술한 바와 같이 본 발명에 의하면, 전원과 입/출력 레벨이 다른 경우에도 하이 입력 레벨을 정확하게 조절할 수 있다.

본 발명은 실시예를 중심으로 하여 설명되었으나 당 분야의 통상의 지식을 가진 자라면 이러한 실시예를 이용하여 다양한 형태의 변형 및 변경이 가능하므로 본 발명은 이러한 실시예에 한정되는 것이 아니라 다음의 특허 청구 범위에 의해 한정된다.

Claims (2)

1. 전원과 출력 단자간에 접속된 풀업 트랜지스터와;

   상기 출력 단자와 제 1 노드 간에 접속된 NMOS 트랜지스터와;

   상기 제 1 노드와 접지 간에 접속된 풀 다운 트랜지스터와;

   상기 제 1 노드의 전위를 셋팅하기 위한 세팅부를 포함하여 이루어 지고,

   상기 세팅부는, 전원과 제 2 노드에 접속되며 게이트 단자가 상기 출력 단자에 접속되는 제 1 NMOS트랜지스터와;

   상기 제 2 노드와 상기 제 1 노드 간에 직렬 접속되며 게이트 단자가 상기 출력 단자에 접속되는 다수의 NMOS 트랜지스터와;

   상기 다수의 NMOS 트랜지스터에 각기 병렬 접속되며 상기 전원과 입/출력 레벨이 다를 때 만들어 지는 제어 신호에 따라 턴온되는 다수의 PMOS 트랜지스터

   진 것을 특징으로 하는 가변적인 입력 레벨을 갖는 인버터.
2. 제 1항에 있어서,

   상기 제어신호는,

   상기 제 1 노드의 전위를 셋팅하기 위해 필요한 하나 이상의 PMOS 트랜지스터를 턴온 하기 위해, 상기 다수의 PMOS 트랜지스터에 각각 입력되는 서로 다른 제어신호들인 것을 특징으로 하는 가변적인 입력 레벨을 갖는 인버터.

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