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KR100706834B1 - 반도체 메모리 장치의 기판 바이어스 전압 제어 회로 - Google Patents

반도체 메모리 장치의 기판 바이어스 전압 제어 회로 Download PDF

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KR100706834B1
KR100706834B1 KR1020050129740A KR20050129740A KR100706834B1 KR 100706834 B1 KR100706834 B1 KR 100706834B1 KR 1020050129740 A KR1020050129740 A KR 1020050129740A KR 20050129740 A KR20050129740 A KR 20050129740A KR 100706834 B1 KR100706834 B1 KR 100706834B1
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KR
South Korea
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voltage
substrate bias
bias voltage
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vbb
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정호돈
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체 메모리 장치의 기판 바이어스 전압이 설정 레벨보다 떨어지는 현상을 방지하는 반도체 메모리 장치의 기판 바이어스 전압 제어 회로를 제시한다.
본 발명의 반도체 메모리 장치의 기판 바이어스 전압 제어 회로는 고전위 전압(VPP)의 기준 레벨 초과 여부에 따라 감지 신호를 출력하는 고전위 전압 감지 수단, 기판 바이어스 전압(VBB)의 설정 레벨 초과 여부에 따라 기판 바이어스 전압 펌핑 동작을 제어하기 위한 기판 바이어스 전압 인에이블 신호를 출력하는 기판 바이어스 전압 감지 수단 및 상기 감지 신호의 입력에 대응하여 상기 기판 바이어스 전압(VBB)의 설정 레벨을 제어하는 설정 전압 제어 수단을 포함하는 것을 특징으로 한다.
반도체 메모리 장치, 기판 바이어스 전압, 고전위 전압

Description

반도체 메모리 장치의 기판 바이어스 전압 제어 회로{Circuit for Controlling Substrate Bias Voltage in Semiconductor Memory Apparatus}
도 1은 종래의 기술에 따른 반도체 메모리 장치의 기판 바이어스 전압 드롭 현상을 설명하기 위한 그래프,
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 기판 바이어스 전압 제어 회로의 구성을 나타낸 블록도,
도 3은 도 2에 도시한 고전위 전압 감지 수단의 상세 구성도,
도 4는 도 2에 도시한 기판 바이어스 전압 감지 수단 및 설정 레벨 제어 수단의 상세 구성도,
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 기판 바이어스 전압 제어 회로의 구성을 나타낸 블록도,
도 6은 도 4에 도시한 외부 공급전원 감지 수단의 상세 구성도,
도 7은 도 4에 도시한 기판 바이어스 전압 제어 회로의 상세 구성도,
도 8은 본 발명에 따른 반도체 메모리 장치의 기판 바이어스 전압 제어 동작을 설명하기 위한 그래프이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 고전위 전압 감지 수단
20/60 : 기판 바이어스 전압 감지 수단
30/70 : 설정 전압 제어 수단
40 : 기판 바이어스 전압 펌프
50 : 외부 공급전원 감지 수단
본 발명은 반도체 메모리 장치의 기판 바이어스 전압 제어 회로에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 기판 바이어스 전압이 설정 레벨보다 떨어지는 현상을 방지하는 반도체 메모리 장치의 기판 바이어스 전압 제어 회로에 관한 것이다.
일반적으로 DRAM(Dynamic Random Access Memory)은 외부 공급전원(VDD) 및 그라운드 전압(VSS) 등의 전압을 칩의 외부로부터 공급 받아 고전위 전압(VPP) 및 기판 바이어스 전압(VBB) 등의 내부 전압을 자체적으로 생성하여 사용한다. 그러나 이 때 공급되는 상기 외부 공급전원(VDD)은 항상 정확히 일정한 레벨을 유지하지 못하고 여러 가지 요인에 의해 미세하게 값이 변화한다.
반도체 메모리 장치의 리프레쉬 동작시에는 칩 내부에서 상기 고전위 전압(VPP)의 사용량이 늘어나게 된다. 상기 외부 공급전원(VDD)의 값이 설정 레벨 이하로 떨어진 상태(이하, 로우 VDD 영역)에 리프레쉬 동작 모드에 진입하게 되면 상기 고전위 전압(VPP)의 값은 설정 레벨 이하로 떨어지게 된다. 이러한 상기 고전위 전 압(VPP)의 값의 변화는 상기 기판 바이어스 전압(VBB)의 레벨에 영향을 미치게 된다. 그것은 반도체 메모리 장치의 공정의 특성상 상기 두 전압 사이에 웰 캐패시턴스(Well Capacitance) 등이 발생하기 때문이다. 따라서 상기 고전위 전압(VPP)이 설정 레벨 이하로 떨어지면 상기 기판 바이어스 전압(VBB) 레벨 또한 설정 레벨 이하로 떨어지는 현상이 발생한다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 기판 바이어스 전압 드롭 현상을 설명하기 위한 그래프이다.
도면은 로우 VDD 영역에서의 리프레쉬 동작에 의한 고전위 전압(VPP) 및 기판 바이어스 전압(VBB)의 변화를 나타낸 것이다. 반도체 메모리 장치가 리프레쉬 모드에 진입하였음을 알리는 리프레쉬 신호(rfsh)가 인에이블 된 구간 동안 상기 고전위 전압(VPP)은 0.5V 정도 드롭(Drop)되며 상기 기판 바이어스 전압(VBB)은 0.3V 정도 드롭된 것을 확인할 수 있다. 상술한 바와 같이, 로우 VDD 영역에서의 리프레쉬 동작이 일어나게 되면 상기 고전위 전압(VPP)의 드롭 현상이 발생하고 그에 따라 상기 기판 바이어스 전압(VBB)이 설정 레벨보다 낮아지게 된다.
이와 같이 기판 바이어스 전압(VBB) 드롭 현상이 발생하면 반도체 메모리 장치에 구비되는 트랜지스터들의 문턱 전압이 높아지게 되고 그로 인해 리프레쉬 동작시 메모리 셀의 리스토어(Restore) 성능을 떨어뜨리게 되어 비트라인 센싱의 오동작이 발생하는 등의 부작용이 초래된다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 반도체 메모리 장치의 고전위 전압(VPP)의 드롭 현상이 발생할 때 기판 바이어스 전압(VBB)의 설정 레벨을 상승시켜 기판 바이어스 전압(VBB)의 드롭 현상으로 인한 전압 레벨을 보상함으로써 각 트랜지스터들의 문턱 전압 변화로 인해 발생할 수 있는 오동작을 방지하여 주는 반도체 메모리 장치의 기판 바이어스 전압 제어 회로를 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 기판 바이어스 전압 제어 회로는, 고전위 전압(VPP)의 기준 레벨 초과 여부에 따라 감지 신호를 출력하는 고전위 전압 감지 수단; 기판 바이어스 전압(VBB)의 설정 레벨 초과 여부에 따라 기판 바이어스 전압 펌핑 동작을 제어하는 기판 바이어스 전압 인에이블 신호를 출력하는 기판 바이어스 전압 감지 수단; 상기 감지 신호의 입력에 대응하여 상기 기판 바이어스 전압(VBB)의 설정 레벨을 제어하는 설정 전압 제어 수단; 및 상기 기판 바이어스 전압 인에이블 신호의 입력에 대한 응답으로 상기 기판 바이어스 전압(VBB)의 펌핑을 지속 또는 중단하는 기판 바이어스 전압 펌프;를 포함하는 것을 특징으로 한다.
또한 본 발명의 반도체 메모리 장치의 기판 바이어스 전압 제어 회로는, 외부 공급전원(VDD)의 기준 레벨 초과 여부에 따라 감지 신호를 출력하는 외부 공급전원 감지 수단; 기판 바이어스 전압(VBB)의 설정 레벨 초과 여부에 따라 기판 바이어스 전압(VBB)의 펌핑 동작을 제어하는 기판 바이어스 전압 인에이블 신호를 출력하는 기판 바이어스 전압 감지 수단; 상기 감지 신호 및 리프레쉬 동작 모드로의 진입을 알리는 리프레쉬 신호의 입력에 대응하여 상기 기판 바이어스 전압(VBB)의 설정 레벨을 제어하는 설정 전압 제어 수단; 및 상기 기판 바이어스 전압 인에이블 신호의 입력에 대한 응답으로 상기 기판 바이어스 전압(VBB)의 펌핑을 지속 또는 중단하는 기판 바이어스 전압 펌프;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 기판 바이어스 전압 제어 회로의 구성을 나타낸 블록도이다.
상기 기판 바이어스 전압 제어 회로는 고전위 전압(VPP)의 기준 레벨 초과 여부에 따라 제 1 감지 신호(det_1)를 출력하는 고전위 전압 감지 수단(10), 기판 바이어스 전압(VBB)의 설정 레벨 초과 여부에 따라 기판 바이어스 전압(VBB)의 펌핑 동작을 제어하기 위한 기판 바이어스 전압 인에이블 신호(VBB_enb)를 출력하는 기판 바이어스 전압 감지 수단(20), 상기 제 1 감지 신호(det_1)의 입력에 대응하여 상기 기판 바이어스 전압(VBB)의 설정 레벨을 제어하는 설정 전압 제어 수단(30) 및 상기 기판 바이어스 전압 인에이블 신호(VBB_enb)의 입력에 대한 응답으로 상기 기판 바이어스 전압(VBB)의 펌핑을 지속 또는 중단하는 기판 바이어스 전압 펌프(40)로 구성된다.
이와 같이 구성된 기판 바이어스 전압 제어 회로의 동작은 이하의 도면을 통해 설명하기로 한다.
도 3은 도 2에 도시한 고전위 전압 감지 수단의 상세 구성도이다.
상기 고전위 전압 감지 수단(10)은 상기 고전위 전압(VPP)을 분배하여 제 1 분배 전압(Vdiv_1)을 구하기 위한 전압 분배부(110), 상기 제 1 분배 전압(Vdiv_1)의 레벨과 제 1 기준 전압(Vref_1)의 레벨을 비교하기 위한 비교부(120) 및 상기 비교부(120)의 비교 결과 출력되는 신호를 구동하여 상기 제 1 감지 신호(det_1)를 출력하는 구동부(130)로 구성된다.
여기에서 상기 전압 분배부(110)는 직렬 연결되는 복수 개의 저항의 조합인 저항 어레이로 구성되며, 구하고자 하는 상기 제 1 분배 전압(Vdiv_1)의 레벨에 따라 노드 1(N1)의 위치를 변경할 수 있다. 예를 들어, 상기 제 1 분배 전압(Vdiv_1)이 상기 고전위 전압(VPP)의 2분의 1에 해당하는 레벨을 갖는 전압이라면 상기 노드 1(N1)의 위치는 양단의 저항값이 같은 곳에 위치하게 된다.
상기 비교부(120)는 상기 제 1 분배 전압(Vdiv_1)과 상기 제 1 기준 전압(Vref_1)을 입력으로 하고 상기 고전위 전압(VPP) 및 그라운드 전압(VSS)이 각각 인가되는 4개의 트랜지스터로 구현되는 차동 증폭기 형태로 구성된다.
이 때 상기 제 1 기준 전압(Vref_1)은 상기 제 1 분배 전압(Vdiv_1)과 비교하기 위한 전압이다. 상기 제 1 분배 전압(Vdiv_1)은 상기 고전위 전압(VPP)으로부터 분배된 전압이므로 상기 제 1 기준 전압(Vref_1)은 상기 고전위 전압(VPP)의 기준 레벨 초과 여부를 측정하기 위한 전압이 되는 것이다.
상기 구동부(130)는 직렬 연결되는 복수 개의 인버터의 조합인 인버터 어레이로 구성된다. 여기에서는 상기 인버터 어레이가 홀수 개의 인버터로 구현되는 것을 예로 들어 나타내었다.
상기 고전위 전압(VPP)이 기준 레벨 이상이면 상기 제 1 분배 전압(Vdiv_1) 은 상기 제 1 기준 전압(Vref_1)보다 높은 레벨을 갖게 된다. 이 때 상기 비교부(120)의 노드 2(N2)에는 로우 레벨(Low Level)의 전압이 인가된다. 이후 상기 노드 2(N2)의 전압은 다시 상기 구동부(130)에서 구동되어 하이 레벨(High Level)의 상기 제 1 감지 신호(det_1)로 출력된다.
한편 상기 고전위 전압(VPP)이 소정 레벨 이하이면 상기 제 1 분배 전압(Vdiv_1)은 상기 제 1 기준 전압(Vref_1)보다 낮은 레벨을 갖게 된다. 이 때 상기 비교부(120)의 노드 2(N2)에는 하이 레벨의 전압이 인가된다. 이후 상기 노드 2(N2)의 전압은 다시 상기 구동부(130)에서 구동되어 로우 레벨의 상기 제 1 감지 신호(det_1)로 출력된다.
도 4는 도 2에 도시한 기판 바이어스 전압 감지 수단 및 설정 레벨 제어 수단의 상세 구성도이다.
도시한 바와 같이, 상기 기판 바이어스 전압 감지 수단(20)은 구동 전압(Vdrv)을 노드 3(N3)에 공급하기 위한 구동 전압 공급부(210), 상기 기판 바이어스 전압(VBB)의 기준 레벨 초과 여부에 따라 상기 노드 3(N3)의 전압 레벨을 제어하는 감지 신호 제어부(220) 및 상기 노드 3(N3)의 전압을 구동하여 상기 기판 바이어스 전압 인에이블 신호(VBB_enb)를 출력하는 구동부(230)로 구성된다.
이 때 상기 구동 전압(Vdrv)은 상기 기판 바이어스 전압 인에이블 신호(VBB_enb)를 생성하기 위한 전압으로서, 코어 전압(Vcore)으로 구현 가능하나 이에 한정되지는 않는다.
또한 상기 구동 전압 공급부(210)는 직렬 연결되는 복수 개의 저항인 저항 어레이 또는 직렬 연결되는 복수 개의 트랜지스터인 트랜지스터 어레이로 구현 가능하다.
그리고 상기 감지 신호 제어부(220)는 상기 기판 바이어스 전압(VBB)의 레벨에 따라 상기 노드 3(N3)에 인가되는 전압을 상기 그라운드 전압(VSS) 레벨로 싱크시키거나 유지시키는 트랜지스터 어레이로 구성된다. 여기에서 상기 트랜지스터 어레이의 복수 개의 트랜지스터 사이에 노드 4(N4)가 존재하여 상기 설정 전압 제어 수단(30)과 연결된다. 상기 노드 4(N4)는 상기 제 1 감지 신호(det_1)의 인에이블 여부에 따라 상기 감지 신호 제어부(220)의 저항값을 변화시킨다. 그러므로 상기 노드 4(N4)의 위치에 의해 상기 기판 바이어스 전압(VBB)의 설정 레벨을 상승시키기 위한 타이밍이 결정된다.
그리고 상기 구동부(230)는 직렬 연결되는 복수 개의 인버터의 조합인 인버터 어레이로 구성된다. 여기에서는 상기 인버터 어레이가 홀수 개의 인버터로 구현되는 것을 예로 들어 나타내었다.
상기 설정 전압 제어 수단(30)은 상기 고전위 전압 감지 수단(10)으로부터 전달되는 상기 제 1 감지 신호(det_1)의 입력에 대응하여 상기 기판 바이어스 전압 감지 수단(20)의 상기 노드 4(N4)의 전압을 상기 그라운드 전압(VSS) 레벨로 싱크시키나 유지시키는 스위칭 트랜지스터(302)로 구성된다.
상기 제 1 감지 신호(det_1)가 하이 레벨일 때 즉 상기 고전위 전압(VPP)이 소정 레벨 이상일 때 상기 설정 전압 제어 수단(30)의 상기 스위칭 트랜지스터(302)는 턴 오프(turn off) 된다. 따라서 상기 설정 전압 제어 수단(30)은 상기 기 판 바이어스 전압 감지 수단(20)에 아무런 영향을 끼치지 못하고 상기 노드 4(N4)의 전압 레벨은 일정 레벨 이상으로 유지된다.
이 때 상기 기판 바이어스 전압(VBB)이 상기 기판 바이어스 전압 감지 수단(20)의 상기 감지 신호 제어부(220)의 모든 트랜지스터의 문턱 전압의 합의 절대값 이상 하강하게 되면 상기 노드 3(N3)의 전압 레벨은 로우 레벨이 된다. 상기 노드 3(N3)에 인가되는 로우 레벨의 전압은 상기 구동부(230)에서 구동되어 하이 레벨의 기판 바이어스 전압 인에이블 신호(VBB_enb)로 출력된다. 상기 하이 레벨의 기판 바이어스 전압 인에이블 신호(VBB_enb)는 상기 기판 바이어스 전압 펌프(40)에 전달되어 상기 기판 바이어스 전압(VBB) 레벨을 낮추는 펌핑 동작을 중단시킨다.
반면에 상기 제 1 감지 신호(det_1)가 로우 레벨일 때 즉 상기 고전위 전압(VPP)이 소정 레벨 이하일 때 상기 설정 전압 제어 수단(30)의 상기 스위칭 트랜지스터(302)는 턴 온(turn on) 된다. 따라서 상기 노드 4(N4)의 전압 레벨은 그라운드 전압(VSS) 레벨로 싱크된다.
이 때 상기 기판 바이어스 전압(VBB)이 상기 기판 바이어스 전압 감지 수단(20)의 상기 감지 신호 제어부(220)의 상기 노드 3(N3)과 상기 노드 4(N4) 사이에 존재하는 트랜지스터의 문턱 전압의 절대값 이상 하강하기만 하면 상기 노드 3(N3)의 전압 레벨은 로우 레벨이 된다. 즉 상술한 상기 제 1 감지 신호(det_1)가 하이 레벨인 경우보다 빠른 타이밍에 상기 노드 3(N3)의 전압 레벨이 로우 레벨이 되는 것이다. 이후 상기 노드 3(N3)에 인가되는 로우 레벨의 전압은 상기 구동부(230)에서 구동되어 하이 레벨의 기판 바이어스 전압 인에이블 신호(VBB_enb)로 출력된다. 상기 하이 레벨의 기판 바이어스 전압 인에이블 신호(VBB_enb)는 상기 기판 바이어스 전압 펌프(40)에 전달되어 상기 기판 바이어스 전압(VBB) 레벨을 낮추는 펌핑 동작을 중단시킨다.
이와 같이 상기 고전위 전압(VPP)이 기준 레벨 이하의 값을 갖는 경우 상기 고전위 전압(VPP)이 기준 레벨 이상의 값을 가질 때보다 상기 기판 바이어스 전압 인에이블 신호(VBB_enb)를 빠른 타이밍에 인에이블 시켜 상기 기판 바이어스 전압 펌프(40)의 기판 바이어스 전압(VBB) 레벨을 낮추기 위한 펌핑 동작을 빠른 타이밍에 중단시킨다.
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 기판 바이어스 전압 제어 회로의 구성을 나타낸 블록도로서, 외부 공급전원(VDD) 및 리프레쉬 신호(rfsh)의 인에이블 여부에 따라 기판 바이어스 전압(VBB)이 제어되는 경우에 대한 실시예이다.
상기 기판 바이어스 전압 제어 회로는 외부 공급전원(VDD)의 기준 레벨 초과 여부에 따라 제 2 감지 신호(det_2)를 출력하는 외부 공급전원 감지 수단(50), 기판 바이어스 전압(VBB)의 설정 레벨 초과 여부에 따라 기판 바이어스 전압(VBB)의 펌핑 동작을 제어하는 기판 바이어스 전압 인에이블 신호(VBB_enb)를 출력하는 기판 바이어스 전압 감지 수단(60), 상기 제 2 감지 신호(det_2) 및 리프레쉬 동작 모드로의 진입을 알리는 리프레쉬 신호(rfsh)의 입력에 대응하여 상기 기판 바이어스 전압(VBB)의 설정 레벨을 제어하는 설정 전압 제어 수단(70) 및 상기 기판 바이어스 전압 인에이블 신호(VBB_enb)의 입력에 대한 응답으로 상기 기판 바이어스 전 압(VBB)의 펌핑을 지속 또는 중단하는 기판 바이어스 전압 펌프(40)로 구성된다.
이와 같이 구성된 기판 바이어스 전압 제어 회로의 동작은 이하의 도면을 통해 설명하기로 한다.
도 6은 도 4에 도시한 외부 공급전원 감지 수단의 상세 구성도이다.
상기 외부 공급전원 감지 수단(50)은 상기 외부 공급전원(VDD)을 분배하여 제 2 분배 전압(Vdiv_2)을 구하기 위한 전압 분배부(510), 상기 제 2 분배 전압(Vdiv_2)의 레벨과 제 2 기준 전압(Vref_2)의 레벨을 비교하기 위한 비교부(520) 및 상기 비교부(520)의 비교 결과 출력되는 신호를 구동하여 상기 제 2 감지 신호(det_2)를 출력하는 구동부(530)로 구성된다.
여기에서 상기 전압 분배부(510)는 직렬 연결되는 복수 개의 저항의 조합인 저항 어레이로 구성되며, 구하고자 상기 제 3 분배 전압(Vdiv_3)의 레벨에 따라 노드 5(N5)의 위치를 변경할 수 있다. 예를 들어, 상기 제 2 분배 전압(Vdiv_2)이 상기 외부 공급전원(VDD)의 2분의 1에 해당하는 레벨을 갖는 전압이라면 상기 노드 5(N5)의 위치는 양단의 저항값이 같은 곳에 위치하게 된다.
상기 비교부(520)는 상기 제 2 분배 전압(Vdiv_2)과 상기 제 2 기준 전압(Vref_2)을 입력으로 하고 상기 외부 공급전원(VDD) 및 상기 그라운드 전압(VSS)이 각각 인가되는 4개의 트랜지스터로 구현되는 차동 증폭기 형태로 구성된다.
이 때 상기 제 2 기준 전압(Vref_2)은 상기 제 2 분배 전압(Vdiv_2)과 비교하기 위한 전압이다. 상기 제 2 분배 전압(Vdiv_2)은 상기 외부 공급전원(VDD)으로부터 분배된 전압이므로 상기 제 2 기준 전압(Vref_2)은 상기 외부 공급전원(VDD) 의 기준 레벨 초과 여부를 측정하기 위한 전압이 되는 것이다.
상기 구동부(530)는 직렬 연결되는 복수 개의 인버터의 조합인 인버터 어레이로 구성된다. 여기에서는 상기 인버터 어레이가 홀수 개의 인버터로 구현되는 것을 예로 들어 나타내었다.
상기 외부 공급전원(VDD)이 기준 레벨 이상이면 상기 제 2 분배 전압(Vdiv_2)은 상기 제 2 기준 전압(Vref_2)보다 높은 레벨을 갖게 된다. 이 때 상기 비교부(520)의 노드 6(N6)에는 로우 레벨의 전압이 인가된다. 이후 상기 노드 6(N6)의 전압은 다시 상기 구동부(530)에서 구동되어 하이 레벨의 상기 제 2 감지 신호(det_2)로 출력된다.
한편 상기 외부 공급전원(VDD)이 소정 레벨 이하이면 상기 제 2 분배 전압(Vdiv_2)은 상기 제 2 기준 전압(Vref_2)보다 낮은 레벨을 갖게 된다. 이 때 상기 비교부(520)의 노드 6(N6)에는 하이 레벨의 전압이 인가된다. 이후 상기 노드 6(N6)의 전압은 다시 상기 구동부(530)에서 구동되어 로우 레벨의 상기 제 2 감지 신호(det_2)로 출력된다.
도 7은 도 4에 도시한 기판 바이어스 전압 감지 수단 및 설정 레벨 제어 수단의 상세 구성도이다.
도시한 바와 같이, 상기 기판 바이어스 전압 감지 수단(60)은 구동 전압(Vdrv)을 노드 7(N7)에 공급하기 위한 구동 전압 공급부(610) 및 상기 기판 바이어스 전압(VBB)의 기준 레벨 초과 여부에 따라 상기 노드 7(N7)의 전압 레벨을 제어하는 감지 신호 제어부(620) 및 상기 노드 7(N7)의 전압을 구동하여 상기 기판 바 이어스 전압 인에이블 신호(VBB_enb)를 출력하는 구동부(630)로 구성된다.
이 때 상기 구동 전압(Vdrv)은 상기 기판 바이어스 전압 인에이블 신호(VBB_enb)를 생성하기 위한 전압으로서, 코어 전압(Vcore)으로 구현 가능하나 이에 한정되지는 않는다.
또한 상기 구동 전압 공급부(610)는 직렬 연결되는 복수 개의 저항인 저항 어레이 또는 직렬 연결되는 복수 개의 트랜지스터인 트랜지스터 어레이로 구현 가능하다.
그리고 상기 감지 신호 제어부(620)는 상기 기판 바이어스 전압(VBB)의 레벨에 따라 상기 노드 7(N7)에 인가되는 전압을 상기 그라운드 전압(VSS) 레벨로 싱크시키거나 유지시키는 트랜지스터 어레이로 구성된다. 여기에서 상기 트랜지스터 어레이의 복수 개의 트랜지스터 사이에 노드 8(N8)이 존재하여 상기 설정 전압 제어 수단(70)과 연결된다. 상기 노드 8(N8)은 상기 제 2 감지 신호(det_2)의 인에이블 여부에 따라 상기 감지 신호 제어부(620)의 저항값을 변화시킨다. 그러므로 상기 노드 8(N8)의 위치에 의해 상기 기판 바이어스 전압(VBB)의 설정 레벨을 상승시키기 위한 타이밍이 결정된다.
그리고 상기 구동부(630)는 직렬 연결되는 복수 개의 인버터의 조합인 인버터 어레이로 구성된다. 여기에서는 상기 인버터 어레이가 홀수 개의 인버터로 구현되는 것을 예로 들어 나타내었다.
상기 설정 전압 제어 수단(70)은 상기 외부 공급전원 감지 수단(50)으로부터 전달되는 상기 제 2 감지 신호(det_2)와 리프레쉬 동작 모드임을 알리는 리프레쉬 신호(rfsh)를 입력 받아 상기 두 신호의 인에이블 여부에 대응되는 신호를 출력하는 노어게이트(702) 및 상기 노어게이트(702)에서 출력되는 신호를 입력 받아 상기 기판 바이어스 전압 감지 수단(60)의 상기 노드 8(N8)의 전압을 상기 그라운드 전압(VSS) 레벨로 싱크시키거나 유지시키는 스위칭 트랜지스터(704)로 구성된다.
도시한 바에 따르면 상기 제 2 감지 신호(det_2)와 상기 리프레쉬 신호(rfsh)가 인에이블 되었다는 것은 상기 두 신호가 로우 레벨의 전압값을 갖을 때에 해당한다.
상기 제 2 감지 신호(det_2) 또는 상기 리프레쉬 신호(rfsh)가 하이 레벨일 때 즉 상기 외부 공급전원(VDD)이 소정 레벨 이상이거나 상기 반도체 메모리 장치가 리프레쉬 모드에 진입하지 않았을 때 상기 설정 전압 제어 수단(70)의 상기 스위칭 트랜지스터(804)는 턴 오프(turn off) 된다. 따라서 상기 설정 전압 제어 수단(70)은 상기 기판 바이어스 전압 감지 수단(60)에 아무런 영향을 끼치지 못하고 상기 노드 8(N8)의 전압 레벨은 일정 레벨 이상으로 유지된다.
이 때 상기 기판 바이어스 전압(VBB)이 상기 기판 바이어스 전압 감지 수단(60)의 상기 감지 신호 제어부(620)의 모든 트랜지스터의 문턱 전압의 합의 절대값 이상 하강하게 되면 상기 노드 7(N7)의 전압 레벨은 로우 레벨이 된다. 상기 노드 7(N7)에 인가되는 로우 레벨의 전압은 상기 구동부(630)에서 구동되어 하이 레벨의 기판 바이어스 전압 인에이블 신호(VBB_enb)로 출력된다. 상기 하이 레벨의 기판 바이어스 전압 인에이블 신호(VBB_enb)는 상기 기판 바이어스 전압 펌프(40)에 전달되어 상기 기판 바이어스 전압(VBB) 레벨을 낮추는 펌핑 동작을 중단시킨다.
반면에 상기 제 2 감지 신호(det_2)와 상기 리프레쉬 신호(rfsh)가 로우 레벨일 때 즉 상기 외부 공급전원(VDD)이 소정 레벨 이하이고 상기 반도체 메모리 장치가 리프레쉬 모드에 진입했을 때 상기 설정 전압 제어 수단(70)의 상기 스위칭 트랜지스터(704)는 턴 온 된다. 따라서 상기 노드 8(N8)의 전압 레벨은 그라운드 전압(VSS) 레벨로 싱크된다.
이 때 상기 기판 바이어스 전압(VBB)이 상기 기판 바이어스 전압 감지 수단(60)의 상기 감지 신호 제어부(620)의 상기 노드 7(N7)과 상기 노드 8(N8) 사이에 존재하는 트랜지스터의 문턱 전압의 절대값 이상 하강하기만 하면 상기 노드 7(N7)의 전압 레벨은 로우 레벨이 된다. 즉 상술한 상기 제 2 감지 신호(det_2) 또는 상기 리프레쉬 신호(rfsh)가 하이 레벨인 경우보다 빠른 타이밍에 상기 노드 7(N7)의 전압 레벨이 로우 레벨이 되는 것이다. 이후 상기 노드 7(N7)에 인가되는 로우 레벨의 전압은 상기 구동부(630)에서 구동되어 하이 레벨의 기판 바이어스 전압 인에이블 신호(VBB_enb)로 출력된다. 상기 하이 레벨의 기판 바이어스 전압 인에이블 신호(VBB_enb)는 상기 기판 바이어스 전압 펌프(40)에 전달되어 상기 기판 바이어스 전압(VBB) 레벨을 낮추는 펌핑 동작을 중단시킨다.
이와 같이 상기 외부 공급전원(VDD)이 기준 레벨 이하의 값을 갖는 경우 상기 외부 공급전원(VDD)이 기준 레벨 이상의 값을 가질 때보다 상기 기판 바이어스 전압 인에이블 신호(VBB_enb)를 빠른 타이밍에 인에이블 시켜 상기 기판 바이어스 전압 펌프(40)의 기판 바이어스 전압(VBB) 레벨을 낮추기 위한 펌핑 동작을 빠른 타이밍에 중단시킨다.
도 8은 본 발명에 따른 반도체 메모리 장치의 기판 바이어스 전압 제어 동작을 설명하기 위한 그래프이다.
도면은 로우 VDD 영역에서의 리프레쉬 동작에 의한 고전위 전압(VPP) 및 기판 바이어스 전압(VBB)의 변화를 나타낸 것이다. 상기 리프레쉬 신호(rfsh)가 인에이블 된 구간 동안 상기 고전위 전압(VPP)은 0.5V 정도 드롭(Drop)되나 상기 기판 바이어스 전압(VBB)은 드롭되지 않은 것을 확인할 수 있다. 상술한 바와 같이, 로우 VDD 영역에서의 리프레쉬 동작시 상기 고전위 전압(VPP)은 드롭되지만 상기 기판 바이어스 전압(VBB)은 설정 레벨이 상기 리프레쉬 신호(rfsh)가 인에이블 됨과 동시에 일정 레벨 상승하므로 드롭 현상이 발생하여도 원래 상기 기판 바이어스 전압(VBB)에 설정된 레벨에 근접한 값을 갖게 되는 것이다.
이처럼 상기 고전위 전압(VPP) 레벨의 드롭 현상으로 인한 상기 기판 바이어스 전압(VBB)의 드롭 현상 발생시 상기 기판 바이어스 전압(VBB)의 설정 레벨을 높여 주면 상기 기판 바이어스 전압(VBB)의 드롭 현상을 방지할 수 있다. 또한 상기 고전위 전압(VPP) 레벨의 드롭 현상의 원인이 되는 로우 VDD 영역에서의 리프레쉬 모드 진입시에도 상기 기판 바이어스 전압(VBB)의 설정 레벨을 상승시킴으로써 상기 기판 바이어스 전압(VBB)의 드롭 현상을 방지할 수 있다. 따라서 상기 기판 바이어스 전압(VBB)의 드롭 현상으로 인한 트랜지스터의 문턱 전압 변화로 인해 야기되는 오동작을 사전에 차단할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것 을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 반도체 메모리 장치의 기판 바이어스 전압 제어 회로는 반도체 메모리 장치의 고전위 전압(VPP)의 드롭 현상이 발생할 때 기판 바이어스 전압(VBB)의 설정 레벨을 상승시켜 기판 바이어스 전압(VBB)의 드롭 현상으로 인한 전압 레벨을 보상함으로써 각 트랜지스터들의 문턱 전압 변화로 인해 발생할 수 있는 오동작을 방지하는 효과가 있다.

Claims (20)

  1. 고전위 전압(VPP)의 기준 레벨 초과 여부에 따라 감지 신호를 출력하는 고전위 전압 감지 수단;
    기판 바이어스 전압(VBB)의 설정 레벨 초과 여부에 따라 기판 바이어스 전압 펌핑 동작을 제어하는 기판 바이어스 전압 인에이블 신호를 출력하는 기판 바이어스 전압 감지 수단;
    상기 감지 신호의 입력에 대응하여 상기 기판 바이어스 전압(VBB)의 설정 레벨을 제어하는 설정 전압 제어 수단; 및
    상기 기판 바이어스 전압 인에이블 신호의 입력에 대한 응답으로 상기 기판 바이어스 전압(VBB)의 펌핑을 지속 또는 중단하는 기판 바이어스 전압 펌프;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기판 바이어스 전압 제어 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 고전위 전압 감지 수단은,
    상기 고전위 전압(VPP)을 분배하여 분배 전압을 구하기 위한 전압 분배부;
    상기 분배 전압의 레벨과 기준 전압의 레벨을 비교하기 위한 비교부; 및
    상기 비교부의 비교 결과 출력되는 신호를 구동하여 상기 감지 신호를 출력하는 구동부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기판 바이어스 전압 제어 회로.
  4. 제 3 항에 있어서,
    상기 분배 전압은 상기 전압 분배부에 구비되는 저항 어레이에 인가되는 상기 고전위 전압(VPP)으로부터 추출되는 것을 특징으로 하는 반도체 메모리 장치의 기판 바이어스 전압 제어 회로.
  5. 제 3 항에 있어서,
    상기 비교부는 상기 분배 전압과 상기 기준 전압을 입력으로 하는 차동 증폭기로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 기판 바이어스 전압 제어 회로.
  6. 제 5 항에 있어서,
    상기 기준 전압은 상기 고전위 전압(VPP)의 기준 레벨 초과 여부를 측정하기 위한 전압인 것을 특징으로 하는 반도체 메모리 장치의 기판 바이어스 전압 제어 회로.
  7. 제 1 항에 있어서,
    상기 기판 바이어스 전압 감지 수단은,
    구동 전압을 제 1 노드에 공급하기 위한 구동 전압 공급부; 및
    상기 기판 바이어스 전압(VBB)의 기준 레벨 초과 여부에 따라 상기 제 1 노드의 전압 레벨을 제어하는 감지 신호 제어부; 및
    상기 제 1 노드의 전압을 구동하여 상기 기판 바이어스 전압 인에이블 신호를 출력하는 구동부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기판 바이어스 전압 제어 회로.
  8. 제 7 항에 있어서,
    상기 구동 전압은 코어 전압(Vcore)인 것을 특징으로 하는 반도체 메모리 장치의 기판 바이어스 전압 제어 회로.
  9. 제 7 항에 있어서,
    상기 감지 신호 제어부는 상기 기판 바이어스 전압(VBB)의 레벨에 따라 상기 제 1 노드에 인가되는 전압을 상기 그라운드 전압(VSS) 레벨로 싱크시키거나 유지시키는 트랜지스터 어레이로 구성되며, 상기 트랜지스터 어레이의 복수 개의 트랜 지스터 사이에 상기 감지 신호의 인에이블 여부에 따라 상기 감지 신호 제어부의 저항값을 변화시키기 위한 제 2 노드를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 기판 바이어스 전압 제어 회로.
  10. 제 9 항에 있어서,
    상기 설정 전압 제어 수단은 상기 고전위 전압 감지 수단으로부터 전달되는 상기 감지 신호의 입력에 대응하여 상기 기판 바이어스 전압 감지 수단의 상기 제 2 노드의 전압을 상기 그라운드 전압(VSS) 레벨로 싱크시키거나 유지시키는 스위칭 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기판 바이어스 전압 제어 회로.
  11. 외부 공급전원(VDD)의 기준 레벨 초과 여부에 따라 감지 신호를 출력하는 외부 공급전원 감지 수단;
    기판 바이어스 전압(VBB)의 설정 레벨 초과 여부에 따라 기판 바이어스 전압(VBB)의 펌핑 동작을 제어하는 기판 바이어스 전압 인에이블 신호를 출력하는 기판 바이어스 전압 감지 수단;
    상기 감지 신호 및 리프레쉬 동작 모드로의 진입을 알리는 리프레쉬 신호의 입력에 대응하여 상기 기판 바이어스 전압(VBB)의 설정 레벨을 제어하는 설정 전압 제어 수단; 및
    상기 기판 바이어스 전압 인에이블 신호의 입력에 대한 응답으로 상기 기판 바이어스 전압(VBB)의 펌핑을 지속 또는 중단하는 기판 바이어스 전압 펌프;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기판 바이어스 전압 제어 회로.
  12. 삭제
  13. 제 11 항에 있어서,
    상기 외부 공급전원 감지 수단은,
    상기 외부 공급전원(VDD)을 분배하여 분배 전압을 구하기 위한 전압 분배부;
    상기 분배 전압의 레벨과 기준 전압의 레벨을 비교하기 위한 비교부; 및
    상기 비교부의 비교 결과 출력되는 신호를 구동하여 상기 감지 신호를 출력하는 구동부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기판 바이어스 전압 제어 회로.
  14. 제 13 항에 있어서,
    상기 분배 전압은 상기 전압 분배부에 구비되는 저항 어레이에 인가되는 상기 외부 공급전원(VDD)으로부터 추출되는 것을 특징으로 하는 반도체 메모리 장치 의 기판 바이어스 전압 제어 회로.
  15. 제 13 항에 있어서,
    상기 비교부는 상기 분배 전압과 상기 기준 전압을 입력으로 하는 차동 증폭기로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 기판 바이어스 전압 제어 회로.
  16. 제 15 항에 있어서,
    상기 기준 전압은 상기 외부 공급전원(VDD)의 기준 레벨 초과 여부를 측정하기 위한 전압인 것을 특징으로 하는 반도체 메모리 장치의 기판 바이어스 전압 제어 회로.
  17. 제 11 항에 있어서,
    상기 기판 바이어스 전압 감지 수단은,
    구동 전압을 제 1 노드에 공급하기 위한 구동 전압 공급부; 및
    상기 기판 바이어스 전압(VBB)의 기준 레벨 초과 여부에 따라 상기 제 1 노드의 전압 레벨을 제어하는 감지 신호 제어부; 및
    상기 제 1 노드의 전압을 구동하여 상기 기판 바이어스 전압 인에이블 신호를 출력하는 구동부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기판 바이어스 전압 제어 회로.
  18. 제 17 항에 있어서,
    상기 구동 전압은 코어 전압(Vcore)인 것을 특징으로 하는 반도체 메모리 장치의 기판 바이어스 전압 제어 회로.
  19. 제 17 항에 있어서,
    상기 감지 신호 제어부는 상기 기판 바이어스 전압(VBB)의 레벨에 따라 상기 제 1 노드에 인가되는 전압을 상기 그라운드 전압(VSS) 레벨로 싱크시키거나 유지시키는 트랜지스터 어레이로 구성되며, 상기 트랜지스터 어레이의 복수 개의 트랜지스터 사이에 상기 감지 신호의 인에이블 여부에 따라 상기 감지 신호 제어부의 저항값을 변화시키기 위한 제 2 노드를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 기판 바이어스 전압 제어 회로.
  20. 제 19 항에 있어서,
    상기 설정 전압 제어 수단은,
    상기 감지 신호와 상기 리프레쉬 신호를 입력 받아 상기 두 신호의 인에이블 여부에 대응되는 신호를 출력하는 노어게이트; 및
    상기 노어게이트에서 출력되는 신호를 입력 받아 상기 제 2 노드의 전압을 상기 그라운드 전압 레벨로 싱크시키거나 유지시키는 스위칭 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기판 바이어스 전압 제어 회로.
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