Nothing Special   »   [go: up one dir, main page]

KR100699839B1 - 다중채널을 갖는 반도체 장치 및 그의 제조방법. - Google Patents

다중채널을 갖는 반도체 장치 및 그의 제조방법. Download PDF

Info

Publication number
KR100699839B1
KR100699839B1 KR1020050033200A KR20050033200A KR100699839B1 KR 100699839 B1 KR100699839 B1 KR 100699839B1 KR 1020050033200 A KR1020050033200 A KR 1020050033200A KR 20050033200 A KR20050033200 A KR 20050033200A KR 100699839 B1 KR100699839 B1 KR 100699839B1
Authority
KR
South Korea
Prior art keywords
channel
layer
region
pattern
source
Prior art date
Application number
KR1020050033200A
Other languages
English (en)
Other versions
KR20060110702A (ko
Inventor
이성영
윤은정
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050033200A priority Critical patent/KR100699839B1/ko
Priority to US11/407,607 priority patent/US20060240622A1/en
Publication of KR20060110702A publication Critical patent/KR20060110702A/ko
Application granted granted Critical
Publication of KR100699839B1 publication Critical patent/KR100699839B1/ko

Links

Images

Classifications

    • E—FIXED CONSTRUCTIONS
    • E04—BUILDING
    • E04H—BUILDINGS OR LIKE STRUCTURES FOR PARTICULAR PURPOSES; SWIMMING OR SPLASH BATHS OR POOLS; MASTS; FENCING; TENTS OR CANOPIES, IN GENERAL
    • E04H17/00—Fencing, e.g. fences, enclosures, corrals
    • E04H17/02—Wire fencing, e.g. made of wire mesh
    • E04H17/06—Parts for wire fences
    • E04H17/08—Anchoring means therefor, e.g. specially-shaped parts entering the ground; Struts or the like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • E—FIXED CONSTRUCTIONS
    • E04—BUILDING
    • E04H—BUILDINGS OR LIKE STRUCTURES FOR PARTICULAR PURPOSES; SWIMMING OR SPLASH BATHS OR POOLS; MASTS; FENCING; TENTS OR CANOPIES, IN GENERAL
    • E04H17/00—Fencing, e.g. fences, enclosures, corrals
    • E04H17/02—Wire fencing, e.g. made of wire mesh
    • E04H17/04—Wire fencing, e.g. made of wire mesh characterised by the use of specially adapted wire, e.g. barbed wire, wire mesh, toothed strip or the like; Coupling means therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Architecture (AREA)
  • Structural Engineering (AREA)
  • Civil Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

공정을 단순화한 다중채널을 구비한 반도체 장치 및 그의 제조방법을 개시한다. 본 발명의 반도체 장치의 제조방법은 반도체 기판상에 희생층과 채널층을 교대로 적층한 다음, 상기 희생층과 채널층을 식각하여 고립된 액티브 패턴을 형성하고, 액티브 패턴의 각 측벽을 둘러싸는 소자분리막을 형성한다. 상기 반도체 기판의 전면에 대하여 불순물이온을 주입하여 상기 액티브 패턴하부의 상기 반도체 기판내에 채널분리영역을 형성한다. 상기 소자분리막의 한쌍의 대향하는 측벽으로부터 분리되도록 상기 액티브 패턴의 일부를 식각하여 노출된 한쌍의 제1측벽을 갖는 채널패턴을 형성한다. 상기 채널패턴의 제1측벽들상에 소오스/드레인용 반도체층을 형성하고, 상기 소자분리막과 접하는 상기 채널패턴의 한쌍의 제2측벽이 노출되도록 상기 소자분리막의 일부를 제거한다. 이어서, 상기 채널패턴에 포함된 상기 희생층을 제거하고, 상기 희생층이 제거되어 노출된 상기 채널층을 감싸도록 게이트전극용 도전층을 형성한다.

Description

다중채널을 갖는 반도체 장치 및 그의 제조방법.{Semiconductor device having multi-channel and Method of manufacturing the same}
도 1은 본 발명의 실시예에 따른 CMOS 트랜지스터의 평면도,
도 2A는 도 1의 A-A 선에 따른 CMOS 트랜지스터의 단면도,
도 2B는 도 1의 B-B 선에 따른 CMOS 트랜지스터의 단면도,
도 3a 내지 도 3l 은 도 1의 A-A 선에 따른 CMOS 트랜지스터의 제조방법을 설명하기 위한 공정단면도,
도 4a 내지 도 4g는 도 1의 B-B 선에 따른 CMOS 트랜지스터의 제조방법을 설명하기 위한 공정단면도,
도 5a 및 도 5b는 종래와 본 발명의 CMOS 트랜지스터의 특성을 나타낸 도면,
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 141, 145 : 웰
121, 125 : 적층막패턴 135 : 소자분리막
142, 146 : 채널분리영역 161, 165 : 소오스/드레인 영역
181, 185 : 게이트절연막 191, 195 : 게이트전극
본 발명은 반도체 장치에 관한 것으로서, 보다 구체적으로는 공정을 단순화한 다중 채널을 갖는 CMOS 트랜지스터 및 그의 제조방법에 관한 것이다.
반도체 장치의 고집적화에 따라 액티브영역의 크기가 감소하게 되고, 이에 따라 액티브 영역에 형성되는 모스 트랜지스터의 채널길이가 감소하게 된다. 트랜지스터의 채널길이가 감소하게 되면 쇼트채널효과가 발생하게 되고, 누설전류가 증가하게 된다. 또한, 트랜지스터의 크기가 축소되고 구동전압이 낮아짐에 따라 트랜지스터의 출력전류가 낮아지게 된다.
트랜지스터의 크기는 축소시키면서 소자의 성능을 향상시키기 위한 여러 가지 트랜지스터가 제안되었다. 이러한 트랜지스터로는 핀(fin)구조, DELTA(fully Depleted Lean-channel TrAnsistor)구조, 또는 GAA(Gate All Around) 구조 등을 갖는 모스 트랜지스터가 있다. 핀구조의 모스 트랜지스터는 소오스/드레인영역사이에 배열되는 평행한 다수의 채널핀의 상면과 측벽으로부터 게이트전극이 확장되는 구조를 가지므로, 채널핀의 양측면으로부터 게이트제어가 이루어져 숏채널 효과를 감소시킬 수 있었다. 그러나, 핀구조의 모스 트랜지스터는 다수의 채널핀이 게이트의 폭방향으로 나란하게 배열되므로, 채널영역 및 소오스/드레인 영역이 차지하는 면적이 증가하고, 채널수가 증가함에 따라 소오스/드레인 접합 캐패시턴스가 증가하는 문제점이 있었다.
DELTA 구조의 모스 트랜지스터는 채널층으로 작용하는 액티브층이 일정폭을 갖고 수직으로 돌출되도록 형성되고, 게이트전극이 돌출된 액티브층을 감싸도록 형 성되므로, 액티브층의 양측면이 채널층으로 작용하므로 숏채널효과를 방지할 수 있다. 하지만, DELTA 구조의 모스 트랜지스터는 벌크형 실리콘 기판상에 집적하는 경우에는 채널층으로 작용하는 액티브층을 형성하기 위하여 기판을 식각한 다음 산화공정을 수행하여야 하는데, 산화공정시 액티브층이 기판과 격리되거나 또는 손상되는 문제점이 있었다. 또한, SOI(silicon on insulator) 기판상에 DELTA 구조의 모스 트랜지스터를 집적하는 경우에는, 채널의 폭이 SOI 기판의 절연막의 두께에 의해 제한되는 문제점이 있었다.
GAA 구조의 모스 트랜지스터는 SOI 기판으로 액티브 패턴을 형성하고, 액티브 패턴의 채널영역을 게이트전극이 둘러싸는 구조를 가지므로, DELTA 구조에서와 같이 숏채널효과를 방지할 수 있다. 하지만, 게이트전극이 채널영역을 둘러싸도록 게이트전극을 형성하기 위해서 소오스/드레인영역 및 채널영역으로 작용하는 액티브 패턴 하부의 절연막을 등방성식각의 언더컷현상을 이용하여 식각하게 되는데, 채널영역에 해당하는 액티브패턴 하부의 절연막 뿐만 아니라 소오스/드레인영역에 해당하는 액티브 패턴 하부의 절연막도 식각되어진다. 그러므로, 게이트전극이 채널영역 뿐만 아니라 소오스/드레인영역 하부에도 형성되므로, 기생캐패시턴스가 증가하는 문제점이 있었다.
상기한 바와같은 모스 트랜지스터에서 발생되는 문제점을 해결하기 위하여, 다수의 수평 채널층이 기판표면에 수직한 방향으로 적층되고 게이트전극이 상기 채널층을 감싸도록 형성된, 다중채널을 구비하는 모스 트랜지스터가 제안되었다. 이러한 모스 트랜지스터는 식각선택비를 갖는 서로 다른 2개의 에피택셜층을 기판상 에 교대로 반복적으로 적층하고, 2개의 에피택셜층중 하나를 제거하여 다수의 수평채널영역을 형성하며, 에피택셜층이 제거된 부분에 게이트전극을 형성한다. 따라서, 다중채널의 모스 트랜지스터는 채널영역 및 소오스/드레인영역이 차지하는 면적을 줄여 집적도를 향상시키고, 기생 캐패시턴스의 증가를 방지하여 동작속도를 향상시킬 수 있었다.
스태틱 램(SRAM)은 일반적으로 2개의 풀다운소자, 2개의 풀업소자 및 2개의 패스소자의 6개의 소자로 구성되며, 풀업소자의 구성에 따라 풀시모스(full CMOS)형, 고부하저항(HLR, high load resistor)형 또는 박막 트랜지스터(TFT)형 SRAM 으로 분류되어진다. 이들중 풀시모스형 SRAM가 낮은 스탠바이전류, 고속동작 및 동작안정성 등과 같은 특성으로 인하여 주로 사용된다.
풀시모스 SRAM의 집적도 및 동작속도를 향상시키기 위하여 다중채널을 구비하는 모스트랜지스터를 적용하는 경우, 종래의 다중채널을 구비하는 CMOS 트랜지스터를 제조하는 방법은 먼저, 기판의 NMOS 트랜지스터영역과 PMOS 트랜지스터영역에 각각 p형 불순물과 n형 불순물을 이온주입하여 채널분리영역을 형성한 다음 기판상에 다수의 수평 채널층을 적층하고, 상기 채널층을 감싸도록 게이트전극을 형성하게 된다. 채널분리영역은 기판의 주 표면이 채널층으로 작용하여 트랜지스터로 동작하는 것을 방지하기 위한 것으로서, 기판의 주 표면으로 기판과 동일한 도전형을 갖는 고농도 불순물을 이온주입하여 형성한다. 이때, 기판중 PMOS 트랜지스터가 형성될 표면에는 n형 불순물을 이온주입하고, NMOS 트랜지스터가 형성될 표면에는 p형 불순물을 이온주입하여야 한다.
따라서, 종래의 CMOS 트랜지스터를 벌크형 실리콘 기판상에 형성하는 경우에는, 채널분리영역을 형성한 다음 후속공정을 진행하고, 상기 채널분리영역을 위한 이온주입공정은 기판중 해당하는 영역에만 각각 n형 또는 p형 불순물을 이온주입하여야 하므로, n형 불순물과 p형 불순물의 이온주입을 위한 얼라인먼트키가 필요하였다. 따라서, 기판상에 채널분리용 이온주입공정을 위한 얼라인먼트키를 형성하기 위한 별도의 마스크공정이 요구되어, 공정이 복잡해지는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 채널분리용 이온주입을 위한 별도의 마스크공정이 요구되지 않는 공정이 단순화된 반도체 장치의 제조방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상술한 반도체 장치의 제조방법에 의해 제조되는 반도체 장치를 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 실시예 따른 반도체 장치의 제조방법은 다음과 같다. 먼저, 반도체 기판상에 희생층과 채널층을 교대로 적층한다. 상기 희생층과 상기 채널층을 식각하여 고립된 액티브 패턴을 형성하고, 상기 액티브 패턴의 각 측벽을 둘러싸는 소자분리막을 형성한다. 상기 반도체 기판의 전면에 대하여 불순물이온을 주입하여 상기 액티브 패턴하부의 상기 반도체 기판내에 채널분리영역을 형성한다. 상기 채널층은 상기 반도체 기판과 동일한 물질로서 에피택셜 성장된 단결정 실리콘막을 포함하고, 상기 희생층은 상기 채널층과는 다른 식각선택비를 갖는 물질로서 에피택셜 성장된 단결정 게르마늄막 또는 단결정 실리콘 게르마늄막을 포함한다. 상기 채널분리영역을 형성하는 단계에서, 상기 채널분리영역을 위한 불순물과 동일한 도전형을 갖는 고농도의 불순물을 이온주입하여 웰을 더 형성한다. 상기 채널분리영역은 상기 웰과 동일 도전형을 갖는다.
상기 소자분리막의 한쌍의 대향하는 측벽으로부터 분리되도록 상기 액티브 패턴의 일부를 식각하여 노출된 한쌍의 제1측벽을 갖는 채널패턴을 형성한다. 상기 채널패턴의 제1측벽들상에 소오스/드레인용 반도체층을 형성하고, 상기 소자분리막의 다른 한쌍의 대향하는 측벽과 접하는 상기 채널패턴의 한쌍의 제2측벽이 노출되도록 상기 소자분리막의 일부를 제거한다. 이어서, 상기 채널패턴에 포함된 상기 희생층을 제거하고, 상기 희생층이 제거되어 노출된 상기 채널층을 감싸도록 게이트전극용 도전층을 형성한다. 상기 소오스/드레인용 반도체층은 선택적 에피택셜공정을 통해 형성된 단결정 실리콘층을 포함한다.
본 발명의 다른 견지에 따른 반도체 장치의 제조방법은 교대로 적층된 제1희생층과 제1채널층을 구비하고 반도체 기판상에 고립되어 형성된 제1액티브 패턴과, 교대로 적층된 제2희생층과 제2채널층을 구비하고 상기 반도체 기판상에 고립되어 형성된 제2액티브 패턴을 형성한다. 상기 제1액티브 패턴의 측벽과 제2액티브 패턴의 측벽을 둘러싸도록 소자분리막을 형성한다. 상기 반도체 기판의 전면에 대하여 불순물을 이온주입하여 상기 제1액티브 패턴하부의 상기 반도체 기판내에 제1채널분리영역과 제1웰을 형성하고, 상기 제2액티브 패턴하부의 상기 반도체 기판내에 제2채널분리영역과 제2웰을 형성한다.
상기 제1채널분리영역과 상기 제1웰을 형성하는 단계는 상기 기판상에 상기 제1액티브패턴이 노출되도록 제1감광막을 형성하고, 상기 제1감광막을 이용하여 제1도전형의 고농도 불순물과 제1도전형의 저농도의 불순물을 이온주입하는 것을 포함한다. 상기 고농도의 제1도전형의 불순물보다 상기 저농도의 제1도전형의 불순물을 높은 이온주입에너지로 이온주입하여 저농도의 상기 제1웰을 형성하고, 상기 제1웰의 표면에 고농도의 상기 제1채널분리영역을 형성한다. 상기 제1채널분리영역은 상기 제1채널층과 소오스/드레인용 상기 제1반도체층 하부의 상기 제1웰의 표면에 형성된다. 상기 제2채널분리영역과 상기 제2웰을 형성하는 단계는 상기 기판상에 상기 제2액티브 패턴이 노출되도록 제2감광막을 형성하고, 상기 제2감광막을 이용하여 제2도전형의 고농도 불순물과 제2도전형의 저농도 불순물을 이온주입하는 것을 포함한다. 상기 고농도의 제2도전형의 불순물보다 상기 저농도의 제2도전형의 불순물을 높은 이온주입에너지로 이온주입하여 저농도의 상기 제2웰을 형성하고, 상기 제2웰의 표면에 고농도의 상기 제2채널분리영역을 형성한다. 상기 제2채널분리영역은 상기 제2채널층과 소오스/드레인용 제2반도체층 하부의 상기 제2웰의 표면에 형성된다.
이어서, 상기 소자분리막의 한쌍의 대향하는 측벽으로부터 분리되도록 상기 제1액티브 패턴과 제2액티브 패턴의 일부를 식각하여, 각각 노출된 한쌍의 제1측벽을 갖는 제1채널패턴과 제2채널패턴을 형성한다. 상기 제1채널패턴의 상기 제1측벽들과 상기 제2채널패턴의 상기 제2측벽들상에 소오스/드레인용 제1반도체층과 제2 반도체층을 각각 형성한다. 상기 소자분리막의 다른 한쌍의 대향하는 측벽과 접하는 상기 제1채널패턴과 상기 제2채널패턴의 한쌍의 제2측벽이 각각 노출되도록 상기 소자분리막의 일부를 제거한다. 상기 제1희생층과 제2희생층을 제거한다. 상기 제1희생층이 제거되어 노출된 상기 제1채널층을 감싸도록 게이트전극용 제1도전층과 형성하며, 상기 제2희생층이 제거되어 노출된 상기 제2채널층을 감싸도록 게이트전극용 제2도전층을 형성한다. 상기 제1도전층과 제2도전층을 형성하기 전에, 상기 제1도전층과 상기 제1채널층사이에 제1게이트절연막을 형성하고, 상기 제2도전층과 상기 제2채널층사이에 제2게이트절연막을 더 형성한다.
본 발명의 또 다른 견지에 따른 반도체 장치는 제1웰 및 제2웰을 구비하는 반도체 기판을 구비한다. 기판표면과 수직한 방향으로 적층된 다수의 제1채널층 및 다수의 제1채널층사이에 다수의 제1터널을 구비하는 제1채널영역이 상기 기판의 상기 제1웰상에 고립되어 형성된다. 상기 기판표면과 수직한 방향으로 적층된 다수의 제2채널층 및 다수의 제2채널층사이에 다수의 제2터널을 구비하는 제2채널영역이 상기 기판의 상기 제2웰상에 고립되어 형성된다. 제1소오스/드레인 영역이 상기 제1채널영역의 상기 제1채널층들의 한쌍의 대향하는 제1측벽과 접하도록 상기 제1웰상에 형성되고, 제2소오스/드레인 영역이 제2채널영역의 상기 제2채널층들의 한쌍의 대향하는 제1측벽과 접하도록 상기 제2웰상에 형성된다.
제1게이트전극이 상기 제1채널영역의 제1터널들에 매립되어 상기 제1채널층들을 감싸도록, 상기 제1채널층들의 한쌍의 대향하는 제2측벽과 교차하는 방향으로 형성된다. 제2게이트전극이 상기 제2채널영역의 제2터널들에 매립되어 상기 제2채 널층들을 감싸도록, 상기 제2채널층들의 한쌍의 대향하는 제2측벽과 교차하는 방향으로 형성된다. 상기 제1게이트전극과 상기 제1채널층들사이에 제1게이트 절연막이 형성되고, 상기 제2게이트전극과 상기 제2채널층들사이에 제2게이트 절연막이 형성된다. 제1채널분리영역이 상기 제1채널영역과 상기 제1소오스/드레인영역 하부의 상기 제1웰의 표면에 형성되고, 상기 제2채널분리영역이 상기 제2채널영역과 상기 제2소오스/드레인영역 하부의 상기 제2웰의 표면에 형성된다. 소자분리막이 상기 제1채널영역과 상기 제2채널영역을 제외한 상기 제1소오스/드레인 영역과 상기 제2소오스/드레인 영역을 둘러싸도록 형성된다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 1은 본 발명의 실시예에 따른 시모스 트랜지스터의 평면도를 도시한 것으로서, 좌측부분은 NMOS 트랜지스터의 평면구조를 도시한 것이고, 우측부분은 PMOS 트랜지스터의 평면구조를 도시한 것이다. 도 2a 는 도 1에 도시된 시모스 트랜지스터의 A-A선에 따른 단면도를 도시한 것이고, 도 2b는 도 1에 도시된 시모스 트랜지스터의 B-B선에 따른 단면도를 도시한 것이다. 도 2a 및 도 2b에서, 좌측부분은 도 1의 좌측부분에 대응하는 NMOS 트랜지스터의 단면구조를 도시한 것이고, 우측부분은 도 1의 우측부분에 대응하는 PMOS 트랜지스터의 단면구조를 도시한 것이다.
도 1과 도 2a 및 도 2b를 참조하면, 반도체 기판(100)은 NMOS 트랜지스터가 형성되는 제1트랜지스터 영역(101)과 PMOS 트랜지스터가 형성되는 제2트랜지스터 영역(105)을 구비한다. 제1트랜지스터 영역(101)에는 p-형의 제1웰(141)이 형성되고, 제2트랜지스터영역(105)에는 n-형의 제2웰(145)이 형성된다. 제1웰(101)의 표면상에는 기판의 주표면에 수직한 방향으로 형성된 복수개의 제1채널층(121a, 121b)을 구비하는 제1채널영역(121)이 형성된다. 제2웰(105)의 표면상에는 기판의 주표면에 수직한 방향으로 형성된 복수개의 제2채널층(125a, 125b)을 구비하는 제2채널영역(125)이 형성된다.
제1채널영역(121)의 복수개의 제1채널층(121a, 121b)사이에는 복수개의 제1터널(111a', 111b')이 형성되고, 제1채널영역(121)의 최상부 제1채널층(121b)의 상면에는 터널형상의 제1홈(111c')이 형성된다. 그리고, 제2채널영역(125)의 복수개의 제2채널층(125a, 125b)사이에는 복수개의 제2터널(115a', 115b')이 형성되고, 제2채널영역(125)의 최상부 제2채널층(125b)의 상면에는 터널형상의 제2홈(115c')이 형성된다. 제1채널영역(121)의 양측에는 복수개의 제1채널층(121a, 121b)과 연결되도록 n+형 제1소오스/드레인 영역(161)이 형성되고, 제2채널영역(125)의 양측에는 복수개의 제2채널층(125a, 125b)과 연결되도록 p+형 제2소오스/드레인 영역(165) 이 형성된다. 실시예에서는 제1채널영역(121)과 제2채널영역(125)이 각각 2개의 채널층과 2개의 터널을 구비하는 것을 예시하였으나, 이에 반드시 한정되는 것이 아니라 2개 이상의 채널층과 터널을 구비할 수 있다.
상기 제1터널(111a', 111b')과 제1홈(111c')의 내측면에는 제1게이트 절연막(181)이 형성되고, 상기 제2터널(115a', 115b')과 제2홈(115c')의 내측면에는 제2게이트 절연막(185)이 형성된다. 제1게이트 전극(191)이 제1터널(111a', 111b')과 제1홈(111c')에 매립되어, 상기 제1채널영역(121)의 제1채널층(121a, 121b)을 감싸도록 형성된다. 제2게이트전극(195)이 복수개의 제2터널(115a', 115b')과 제2홈(115c')에 매립되어, 상기 제2채널영역(125)의 제2채널층(125a, 125b)을 감싸도록 형성된다. NMOS 트랜지스터용 제1게이트전극(191)은 제1소오스/드레인 영역(161)사이에, 제1소오스/드레인 영역(161)의 형성방향과 교차하는 방향으로 제1채널영역(121)을 가로질러 배열된다. PMOS 트랜지스터용 제2게이트전극(195)은 제2소오스/드레인 영역(165)사이에, 제2소오스/드레인 영역(165)의 형성방향과 교차하는 방향으로 제2채널영역(125)을 가로질러 배열된다.
제1 및 제2채널영역(121, 125)을 제외한 제1 및 제2소오스/드레인 영역(161, 165)을 둘러싸도록 트렌치(130)가 형성되고, 상기 트렌치(130)내에 소자분리막(135)이 형성된다. 제1채널영역(121) 및 제1소오스/드레인 영역(161) 하부의 제1웰(141)의 표면에는 제1채널분리영역(142)이 형성되고, 제2채널영역(125) 및 제2소오스/드레인 영역(165) 하부의 제2웰(145)의 표면에는 제2채널분리영역(146)이 형성된다. 제1채널분리영역(142)은 제1채널영역(121)의 최하부 제1채널층(121a) 하부의 제1웰(141)이 NMOS 트랜지스터의 채널영역으로 작용하는 것을 방지하기 위한 것으로서, 제1웰(141)과 동일한 도전형을 갖는 p+형 고농도 불순물영역을 구비한다. 제2채널분리영역(146)은 제2채널영역(125)의 최하부 제2채널층(125a) 하부의 제2웰(145)이 PMOS 트랜지스터의 채널영역으로 작용하는 것을 방지하기 위한 것으로서, 제2웰(145)과 동일한 도전형을 갖는 n+형 고농도 불순물영역을 구비한다.
상기 제1웰(141)상에 형성된 NMOS 모스 트랜지스터와 제2웰(145)상에 형성된 PMOS 트랜지스터는 각각 제1 및 제2채널영역(121, 125)이 다수의 제1채널층(121a, 121b)과 다수의 제2채널층(125a, 125b)을 구비하고, 다수의 제1채널층(121a, 121b)과 제2채널층(125a, 125b)을 감싸도록 제1 및 제2게이트전극(191, 195)이 형성되므로, 상기 제1 및 제2게이트전극(191, 195)에 게이트전압을 인가하면 제1 및 제2채널영역(121, 125)의 채널층의 수에 해당하는 만큼의 채널이 형성되므로, 구동전류를 증가시킬 수 있다.
도 3a 내지 도 3l은 본 발명의 CMOS 트랜지스터의 제조방법을 설명하기 위한 단면도로서, 도 1의 A-A선에 따른 단면도이다. 도 4a 내지 도 4g는 본 발명의 CMOS 트랜지스터의 제조방법을 설명하기 위한 단면도로서, 도 1의 B-B선에 따른 단면도이다. 도 3a 내지 도 3m 그리고 도4a 내지 도 4g에서, 좌측부분은 도 1의 좌측부분에 대응하는 NMOS 트랜지스터의 단면구조를 도시한 것이고, 우측부분은 도 1의 우측부분에 대응하는 PMOS 트랜지스터의 단면구조를 도시한 것이다.
도 3a 및 도 4a를 참조하면, NMOS 트랜지스터가 형성될 제1트랜지스터 영역 (101)과 PMOS 트랜지스터가 형성될 제2트랜지스터 영역(105)을 구비하는, 단결정 실리콘의 반도체 기판(100)이 제공된다. 상기 반도체 기판(100)의 제1트랜지스터영역(101)과 제2트랜지스터영역(105)상에 각각 서로 다른 식각선택비를 갖는 제1에피택셜층(111a, 111b, 111c), (115a, 115b, 115c)과 제2에피택셜층(121a, 121b), (125a, 125b)을 교대로 반복적으로 형성하여 적층막을 형성한다. 적층막의 최상부에는 제1에피택셜층(111c, 115c)을 형성한다. 적층막을 구성하는 제1에피택셜층과 제2에피택셜층의 두께 및 적층되는 횟수는 원하는 트랜지스터에 따라 결정된다.
제1에피택셜층(111a, 111b, 111c), (115a, 115b, 115c)은 후속공정에서 제거되어 채널영역의 터널을 형성하기 위한 희생층으로 작용하며, 기판(100)의 실리콘에 비하여 식각속도가 빠른 물질로 이루어지고, 바람직하게는 단결정 게르마늄층 또는 단결정 실리콘 게르마늄층을 구비한다. 제2에피택셜층(121a, 121b), (125a, 125b)은 채널영역의 채널층으로 작용하며, 기판과 동일한 단결정 실리콘층을 구비한다. 상기 제1에피택셜층(111a, 111b, 111c), (115a, 115b, 115c)과 제2에피택셜층(121a, 121b), (125a, 125b)을 형성하는 동안 채널이온을 주입하거나 또는 적층막을 형성한 다음 적층막으로 채널이온을 주입할 수 있다.
이어서, 상기 적층막을 사진식각하여 제1트랜지스터영역(101)내에 제1에피택셜층(111a, 111b, 111c)과 제2에피택셜층(121a, 121b)으로 이루어진 제1액티브패턴(111)을 형성하고, 제2트랜지스터영역(105)내에 제1에피택셜층(115a, 115b, 115c)과 제2에피택셜층(125a, 125b)으로 이루어진 제2액티브패턴(115)을 형성한다. 상기 제1에피택셜층(111a, 111b, 111c), (115a, 115b, 115c)과 제2에피택셜층(121a, 121b), (125a, 125b)이 식각된 부분에 소자분리용 트렌치(130)가 형성된다. 이때, 제1에피택셜층(111a, 111b, 111c), (115a, 115b, 115c)과 제2에피택셜층(121a, 121b), (125a, 125b)을 식각하여 제1액티브 패턴(111)과 제2액티브 패턴(115) 그리고 트렌치(130)를 형성할 때 기판(100)의 표면이 노출될 때까지 식각한다.
기판상에 절연막(도면상에 도시되지 않음)을 증착한 다음 에치백공정 또는 화학적 기계적 폴리싱(CMP)공정을 통해 상기 제1액티브 패턴(111)과 제2액티브 패턴(115)의 최상부에 형성된 제1에피택셜층(111c, 115c)이 노출될 때까지 평탄화시켜 준다. 그러므로, 상기 제1액티브 패턴(111)과 제2액티브 패턴(115)을 둘러싸도록 트렌치(130)에 소자분리막(135)를 형성한다.
도 3b를 참조하면, 기판상에 감광막(11)을 형성한다. 상기 감광막(11)은 PMOS 트랜지스터가 형성될 제2트랜지스터 영역(105)이 오픈되도록 형성된다. 상기 감광막(11)을 마스크로 하여 제2트랜지스터 영역(105)의 기판으로 n-형 저농도 불순물(147)과 n+형 고농도 불순물(148)을 이온주입한다. n-형 저농도 불순물(147)은 n+형 고농도 불순물(148)보다 높은 에너지로 이온주입하여 제2트랜지스터 영역(105)의 기판내에 n-형의 제2웰(145)을 형성한다. 상기 n+형 고농도 불순물(148)은 상대적으로 낮은 에너지로 이온주입하여 제2액티브패턴(115) 하부의 제2웰(145)의 표면에, n+형 제1채널분리영역(146)을 형성한다.
도 3c를 참조하면, 상기 감광막(11)을 제거한 다음, NMOS 트랜지스터가 형성 될 제1트랜지스터 영역(101)이 오픈되도록 기판(100)상에 감광막(15)을 형성된다. 상기 감광막(15)을 마스크로 하여 제1트랜지스터 영역(101)의 기판으로 p-형 저농도 불순물(143)과 p+형 고농도 불순물(144)을 이온주입한다. 상기 p-형 저농도 불순물(143)은 p+형 고농도 불순물(144)보다 높은 에너지로 이온주입하여 제1트랜지스터 영역(101)의 기판내에 p-형의 제1웰(141)을 형성한다. 상기 p+형 고농도 불순물(144)은 상대적으로 낮은 에너지로 이온주입하여 제1액티브패턴(111) 하부의 제1웰(141)의 표면에, p+형 제1채널분리영역(142)을 형성한다.
본 발명의 실시예에서는 제2트랜지스터 영역(105)에 제2웰(145)과 제2채널분리영역(146)을 형성한 다음, 제1트랜지스터영역(101)에 제1웰(141)과 제1채널분리영역(142)을 형성하는 것을 예시하였으나, 제1트랜지스터영역(101)에 제1웰(141)과 제1채널분리영역(142)을 형성한 다음, 제2트랜지스터영역(105)에 제2웰(145)과 제2채널분리영역(146)을 형성하는 것도 가능하다.
또한, 제2트랜지스터영역(105)에 제2웰(145)과 제2채널분리영역(146)을 형성하기 위한 불순물(147, 148)을 동시에 이온주입하고, 제1트랜지스터영역(101)에 제1웰(141)과 제1채널분리영역(142)을 형성하기 위한 불순물을 동시에 이온주입하는 것을 예시하였으나, 이에 반드시 한정되는 것이 아니라 제2트랜지스터영역(105)에 제2웰(145)을 형성하기 위한 불순물(147)과 제2채널분리영역(146)을 형성하기 위한 불순물(148)을 각각의 이온주입공정을 통하여 이온주입하거나, 제1트랜지스터영역 (101)에 제1웰(141)을 형성하기 위한 불순물(143)과 제1채널분리영역(142)을 형성하기 위한 불순물(144)을 각각의 이온주입공정을 통하여 이온주입할 수도 있다.
본 발명의 실시예에서는, 제1액티브 패턴(111)과 제2액티브 패턴(115)을 형성한 다음 기판으로 이온주입을 실시하여 제1채널분리영역(142)과 제2채널분리영역(146)을 형성하므로, 도 5b에 도시된 바와 같이 우수한 전류특성을 얻음을 알 수 있다. 즉, 도 5a는 채널분리용 이온주입공정을 실시한 다음 액티브 패턴을 형성한 CMOS 트랜지스터의 전류특성을 나타낸 도면으로서, 측정된 전류값(b)과 시뮬레이션된 전류값(a)간에 차이가 발생됨을 알 수 있다. 도 5b는 본 발명에서와 같이 액티브 패턴을 형성한 다음 채널분리용 이온주입공정을 실시한 CMOS 트랜지스터의 전류특성을 나타낸 도면으로서, 측정된 전류값(b)과 시뮬레이션된 전류값(a)간에 차이가 거의 발생되지 않음을 알 수 있다. 이는 이온주입공정전에 기판상에 에피택셜층을 성장시키기 때문에 디펙트없이 양질의 에피택셜층을 형성할 수 있기 때문이다. 또한, 에피택셜층을 성장하기 전에 고온의 프리베이크공정에 의해서 이온주입된 도펀트가 확산되는 것을 방지할 수 있으므로, 기생캐패시턴스를 감소시킬 수 있다.
도 3d 및 도 4b를 참조하면, 기판의 제1트랜지스터영역(101)과 제2트랜지스터영역(105)상에 각각 패드산화막(151a, 155a), 질화막(151b, 155b) 그리고 고밀도 플라즈마(HDP, high density plasma) 산화막(151c, 155c)을 순차 증착한다. 상기 고밀도 플라즈마 산화막(151a, 155a)은 더미 게이트층이며, 상기 질화막(151b, 155b)은 상기 고밀도 플라즈마 산화막(151c, 155c)을 패터닝할 때 제1 및 제2액티브 패턴(111, 115)이 손상되는 것을 방지하기 위한 식각정지막이고, 상기 패드 산 화막(151a, 155a)은 제1 및 제2액티브 패턴(111, 115)과 식각정지막(151b, 155b)인 질화막간의 스트레스 완충층이다. 상기 패드산화막(151a, 155a), 질화막(151b, 155b) 그리고 고밀도 플라즈마 산화막(151c, 155c)을 식각하여 제1더미게이트(151)와 제2더미 게이트(155)를 형성한다. 제1더미 게이트전극(151) 및 제1더미 게이트전극(155)은 NMOS 트랜지스터와 PMOS 트랜지스터의 게이트영역을 한정하기 위한 것으로서, 각각 패드산화막(151a, 155a), 질화막(151b, 155b) 및 고밀도 플라즈마 산화막(151c, 155c)을 구비한다.
도 3e를 참조하면, 상기 제1더미 게이트(151)과 제2더미 게이트(155)를 마스크로 하여 제1웰(141)과 제2웰(145)의 표면이 노출될 때까지 제1액티브 패턴(111)과 제2액티브 패턴(115)을 각각 식각하여 제1식각영역(162)과 제2식각영역(166)을 형성한다. 제1식각영역(162)은 NMOS 트랜지스터의 소오스/드레인영역이 형성될 영역을 한정하는 것이고, 제2식각영역(166)은 PMOS 트랜지스터의 소오스/드레인영역이 형성될 영역을 한정하는 것이다. 남아있는 제1액티브 패턴은 NMOS 트랜지스터의 채널영역을 한정하는 제1채널패턴(112)으로 작용하고, 남아있는 제2액티브 패턴은 PMOS 트랜지스터의 채널영역을 한정하는 제2채널패턴(116)으로 작용한다.
도 3f를 참조하면, 상기 제1식각영역(162)과 제2식각영역(166)에 각각 선택적 에피택셜성장(selective epiaxial growth)공정을 통해 제3에피택셜층(161, 165)을 성장시킨다. 제3에피택셜층(161, 165)은 제1에피택셜층(111a, 111b, 111c), (115a, 115b, 115c)과는 다른 식각선택비를 갖으며, 제2에피택셜층(121a, 121b), (125a, 125b)과 동일한 물질로서 단결정 실리콘막을 포함한다. 이때, 상기 제3에피 택셜층(161)에 고농도 n+형 고농도 불순물을 경사이온주입하여 NMOS 트랜지스터의 소오스/드레인 영역을 형성하고, 제3에피택셜층(165)에 고농도 p+형 고농도 불순물을 경사이온주입하여 PMOS 트랜지스터의 제2소오스/드레인영역을 형성한다.
본 발명의 실시예에서는, 제1액티브패턴(111)과 제2액티브 패턴(115)을 기판이 노출될 때까지 식각하여 제1식각영역(162)과 제2식각영역(166)을 형성한 다음 제1소오스/드레인영역(161)과 제2소오스/드레인영역(165)을 형성하므로, 제1 및 제2소오스/드레인 영역(161), (165)하부에 고농도의 채널분리영역(142), (146)이 존재하여 기생캐패시턴스를 방지할 수 있다.
도 3g를 참조하면, 기판상에 절연막(170)으로 질화막을 증착한 다음, 제1더미 게이트(151)과 제2더미 게이트(155)가 노출될 때까지 절연막(170)을 에치백공정 또는 CMP공정을 통해 식각한다. 상기 절연막(170)은 후속공정에서 마스크패턴으로 작용한다.
도 3h 및 도 4c를 참조하면, 상기 절연막(170)을 마스크로 하여 제1더미 게이트(151)의 고밀도 플라즈마 산화막(151c)과 제2더미 게이트(155)의 고밀도 플라즈마 산화막(155c)을 제거한다. 이어서 질화막(151b, 155b) 및 패드산화막(151a, 155a)를 제거하여 제1 및 제2게이트 트렌치(192, 196)를 형성한다. 상기 제1더미 게이트(151)의 고밀도 플라즈마 산화막(151c)과 제2더미 게이트(155)의 고밀도 플라즈마 산화막(155c)을 식각할 때, 상기 질화막(151b), (155b)는 그 하부의 제1채널패턴(112)과 제2채널패턴(116)이 손상되는 것을 방지한다.
이때, 제1게이트 트렌치(192) 및 제2게이트 트렌치(196)를 통해 제1채널패턴(112)과 제2채널패턴(116)과 소자분리막(135)의 일부분이 노출된다. 제1채널패턴(112)의 제2에피택셜층(121a, 121b)과 제2채널패턴(116)의 제2에피택셜층(125a, 125b)에 불순물이 도핑되지 않은 경우에는, 제1 및 제2게이트 트렌치(192, 196)를 형성한 다음, 노출된 제1 및 제2게이트 트렌치(192, 196)를 통해 제1채널패턴(122)과 제2채널패턴(126)으로 채널이온을 주입할 수 있다.
도 3i 및 도 4d를 참조하면, 상기 절연막(170)을 마스크로 하여 노출된 소자분리막(135)을 제거하여 제1채널패턴(112)과 제2채널패턴(116)의 측면을 노출시켜 준다. 이때, 소자분리막(135)은 상기 기판(100)의 표면이 노출될 때까지 식각한다. 도면부호 193은 제1트랜지스터영역(101)의 소자분리막(135)이 제거된 제3식각영역이고, 197은 제2트랜지스터영역(105)의 소자분리막(135)이 제거된 제4식각영역이다. 따라서, 제3식각영역(193)을 통해 제1채널패턴(112)의 제1에피택셜층(111a, 111b, 111c)과 제2에피택셜층(121a, 121b)이 노출되고, 제4식각영역(197)을 통해 제2채널패턴(116)의 제1에피택셜층(115a, 115b, 115c)과 제2에피택셜층(125a, 125b)이 노출된다.
도 3j 및 도 4e를 참조하면, 등방성식각공정을 통해 제1채널패턴(112)의 제1에피택셜층(111a, 111b, 111c)와 제2채널패턴(116)의 제1에피택셜층(115a, 115b, 115c)을 선택적으로 제거한다. 따라서, 제1채널패턴(112)의 제1에피택셜층(111a, 111b)이 제거된 부분에 다수의 제1터널(111a', 111b')이 형성되고, 최상부의 제1에피택셜층(111c)이 제거된 부분에 터널형태의 제1홈(111c')이 형성된다. 또한, 제2 채널패턴(116)의 제1에피택셜층(115a, 115b)이 제거된 부분에 다수의 제2터널(115a', 115b')이 형성되고, 최상부의 제1에피택셜층(111c)이 제거된 부분에 터널형태의 제2홈(115c')이 형성된다. 이때, 남아있는 제2에피택셜층(121a, 121b)은 NMOS 트랜지스터의 채널영역(121)을 구성하는 다수의 채널층으로 작용한다. 남아있는 제2에피택셜층(125a, 125b)은 PMOS 트랜지스터의 채널영역(125)을 구성하는 다수의 채널층으로 작용한다.
도 3k 및 도 4f를 참조하면, 상기 다수의 제1터널(111a', 111b')의 내측면과 제1홈(111c')의 내측면에 NMOS 트랜지스터의 제1게이트 절연막(181)을 형성하고, 상기 다수의 제2터널(115a', 115b')의 내측면과 제2홈(115c')의 내측면에 PMOS 트랜지스터의 제2게이트 절연막(185)을 형성한다. 상기 제1게이트 절연막(181)과 제2게이트 절연막(185)은 열산화공정을 통해 상기 제1채널영역(121)의 제2에피택셜층(121a, 121b)과 제2채널영역(125)의 제2에피택셜층(125a, 125b)을 산화시켜 형성하거나 또는 증착공정을 통해 콘포멀하게(conformal)하게 형성할 수 있다. 상기 제1게이트 절연막(181)과 제2게이트 절연막(185)은 실리콘 산화막, 실리콘 옥시나이트라이드막 또는 실리콘 질화막을 포함한다.
도 3l 및 도 4g를 참조하면, 다마신공정을 통해 제3식각영역(193)에 상기 제1채널영역(121)의 다수의 채널층(121a, 121b)을 감싸도록 NMOS 트랜지스터의 제1게이트(191)를 형성하고 제4식각영역(197)에 상기 제2채널영역(125)의 다수의 채널층(125a, 125b)을 감싸도록 PMOS 트랜지스터의 제2게이트(195)를 형성한다. 즉, 상기 제1터널(111a', 111b')과 제1홈(111c') 그리고 제2터널(115a', 115b')과 제2홈 (115c')이 매립되도록 도핑된 폴리실리콘막을 증착한 다음 CMP 공정 또는 에치백공정 등을 통해 상기 절연막(170)이 노출될 때까지 평탄화시켜 제1게이트전극(191)과 제2게이트전극(195)를 형성한다. 이때, 게이트 저항을 감소시키기 위하여 폴리실리콘막상에 금속실리사이드막를 형성하거나, 제1게이트(191)와 제2게이트(195) 상부에 게이트 캡핑층으로 산화막 또는 질화막 등과 같은 절연막을 형성할 수도 있다.
이이서, 상기 절연막(170)을 제거하면, 도 2a 및 도 2b에 도시된 바와같은 수직형 CMOS 트랜지스터가 완성된다. 도면상에는 도시되지 않았으나, 후속공정을 진행하여 금속배선 등을 형성하게 된다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면 채널분리영역을 형성하기 위한 이온주입공정을 액티브패턴 형성공정후에 진행하므로, 결정결함없이 양질의 에피택셜층을 성장시킬 수 있으므로, 소자의 특성을 향상시킬 수 있다. 상기 액티브 패턴을 채널이온주입공정을 위한 얼라인먼트 키로 이용하고, 이로 인하여 별도의 얼라인먼트 키를 형성하기 위한 마스크공정이 배재되어 공정을 단순화할 수 있다.
또한, 채널분리영역을 형성하기 위한 이온주입공정과 웰을 형성하기 위한 이온주입공정을 동시에 진행하므로 공정을 단순화할 수 있다. 에피택셜층을 성장시킨 다음 채널분리용 이온주입공정을 진행하므로 종래에서와 같이 에피택셜층을 성장시키기 전에 수행되는 고온 프리베이크공정에 의해서 이온주입된 도펀트가 확산되는 것을 방지할 수 있다.
또한, 본 발명의 CMOS 트랜지스터는 수직형 NMOS 트랜지스터와 PMOS 트랜지스터로 구성되므로, 다수의 채널층이 기판에 수직한 방향으로 적층된다. 그러므로, 채널영역 및 소오스/드레인영역이 차지하는 면적을 감소시켜 소자의 집적도를 향상시키고, 기생 캐패시턴스를 감소시켜 동작속도를 향상시킬 수 있다.
또한, 본 발명에서는 제1에피택셜층과 제2에피택셜층을 식각하여 PMOS 트랜지스터와 NMOS 트랜지스터의 액티브 패턴을 각각 형성한 다음 기판으로 이온주입을 실시하여 PMOS 트랜지스터의 채널분리영역과 NMOS 트랜지스터의 채널분리영역을 형성하여 줌으로써, 우수한 전류특성을 얻을 수 있다. 그리고, 반도체 기판의 표면이 노출될 때까지 액티브 패턴을 식각하여 소오스/드레인을 위한 에피택셜층이 형성될 영역을 한정하하므로, 에피택셜층에 도핑된 불순물이 채널영역 하부로 확산되는 것을 방지할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (26)

  1. 반도체 기판상에 희생층과 채널층을 교대로 적층하는 단계;
    상기 희생층과 상기 채널층을 식각하여 고립된 액티브 패턴을 형성하는 단계;
    상기 액티브 패턴의 각 측벽을 둘러싸는 소자분리막을 형성하는 단계;
    상기 반도체 기판의 전면에 대하여 불순물이온을 주입하여 상기 액티브 패턴 하부의 상기 반도체 기판내에 채널분리영역을 형성하는 단계;
    상기 소자분리막의 마주보는 한쌍의 대응하는 측벽으로부터 분리되도록 상기 액티브 패턴의 일부를 식각하여 노출된 한쌍의 제1측벽을 갖는 채널패턴을 형성하는 단계;
    상기 채널패턴의 제1측벽들상에 소오스/드레인용 반도체층을 형성하는 단계;
    상기 소자분리막과 접하는 상기 채널패턴의 한쌍의 제2측벽이 노출되도록 상기 소자분리막의 일부를 제거하는 단계;
    상기 채널패턴에 포함된 상기 희생층을 제거하는 단계;
    상기 희생층이 제거되어 노출된 상기 채널층을 감싸도록 게이트전극용 도전층을 형성하는 단계;를 포함하는 반도체 장치의 제조방법.
  2. 제 1 항에 있어서, 상기 채널층은 상기 반도체 기판과 동일한 물질을 포함하고, 상기 희생층은 상기 채널층과는 다른 식각선택비를 갖는 물질을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제 2 항에 있어서, 상기 채널층은 에피택셜 성장된 단결정 실리콘막을 포함하고, 상기 희생층은 에피택셜 성장된 단결정 게르마늄막 또는 단결정 실리콘 게르마늄막을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제 1 항에 있어서, 상기 채널분리영역을 형성하는 단계에서, 상기 채널분리영역을 위한 불순물과 동일한 도전형을 갖는 고농도의 불순물을 이온주입하여 웰을 더 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제 1 항에 있어서, 상기 소오스/드레인용 반도체층은 선택적 에피택셜공정을 통해 형성된 단결정 실리콘층을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제 1 항에 있어서, 상기 액티브 패턴을 식각하여 상기 채널패턴을 형성할 때 상기 액티브 패턴을 상기 반도체 기판의 표면이 노출될 때까지 식각하고, 상기 소자분리막의 일부를 제거할 때 상기 소자분리막을 상기 반도체 기판의 표면이 노출될 때까지 식각하는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 교대로 적층된 제1희생층과 제1채널층을 구비하고 반도체 기판상에 고립되어 형성된 제1액티브 패턴과, 교대로 적층된 제2희생층과 제2채널층을 구비하고 상기 반도체 기판상에 고립되어 형성된 제2액티브 패턴을 형성하는 단계;
    상기 제1액티브 패턴의 측벽과 제2액티브 패턴의 측벽을 둘러싸도록 소자분리막을 형성하는 단계;
    상기 반도체 기판의 전면에 대하여 불순물을 이온주입하여, 상기 제1액티브 패턴 하부의 상기 반도체 기판내에 제1채널분리영역과 제1웰을 형성하고, 상기 제2액티브 패턴 하부의 상기 반도체 기판내에 제2채널분리영역과 제2웰을 형성하는 단계;
    상기 소자분리막의 한쌍의 대응하는 측벽으로부터 분리되도록 상기 제1액티브 패턴과 제2액티브 패턴의 일부를 식각하여, 각각 노출된 한쌍의 제1측벽을 갖는 제1채널패턴과 제2채널패턴을 각각 형성하는 단계;
    상기 제1채널패턴의 상기 제1측벽들과 상기 제2채널패턴의 상기 제2측벽들상에 소오스/드레인용 제1반도체층과 제2반도체층을 각각 형성하는 단계;
    상기 소자분리막의 다른 한쌍의 대응하는 측벽과 접하는 상기 제1채널패턴의 한쌍의 제2측벽과 상기 제2채널패턴의 한쌍의 제2측벽이 각각 노출되도록 상기 소자분리막의 일부를 제거하는 단계;
    상기 제1희생층과 제2희생층을 제거하는 단계;
    상기 제1희생층이 제거되어 노출된 상기 제1채널층을 감싸도록 게이트전극용 제1도전층을 형성하고 상기 제2희생층이 제거되어 노출된 상기 제2채널층을 감싸도록 게이트전극용 제2도전층을 형성하는 단계;를 포함하는 반도체 장치의 제조방법.
  8. 제 7 항에 있어서, 상기 제1 및 제2채널층은 상기 반도체 기판과 동일한 물질을 포함하고, 상기 제1 및 제2희생층은 상기 제1 및 제2채널층과는 다른 식각선택비를 갖는 물질을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제 8 항에 있어서, 상기 제1 및 제2채널층은 에피택셜 성장된 단결정 실리콘막을 포함하고, 상기 제1 및 제2희생층은 에피택셜 성장된 단결정 게르마늄막 또는 단결정 실리콘 게르마늄막을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제 7 항에 있어서, 상기 제1 및 제2채널분리영역과 상기 제1 및 제2웰을 형성하는 단계는
    상기 기판상에 상기 제1액티브패턴이 노출되도록 제1감광막을 형성하고;
    상기 제1감광막을 이용하여 제1도전형의 고농도 불순물과 제1도전형의 저농도의 불순물을 이온주입하여 상기 제1액티브 패턴 하부의 상기 기판내에 상기 제1채널분리영역과 상기 제1웰을 형성하며;
    상기 기판상에 상기 제2액티브 패턴이 노출되도록 제2감광막을 형성하고;
    상기 제2감광막을 이용하여 제2도전형의 고농도 불순물과 제2도전형의 저농도 불순물을 이온주입하여 상기 제2액티브 패턴 하부의 상기 기판내에 상기 제2채널분리영역과 상기 제2웰을 형성하는 것;을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제 10 항에 있어서, 상기 고농도의 제1도전형의 불순물보다 상기 저농도의 제1도전형의 불순물을 높은 이온주입에너지로 이온주입하여 저농도의 상기 제1웰을 형성하고, 상기 제1웰의 표면에 고농도의 상기 제1채널분리영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제 10 항에 있어서, 상기 고농도의 제2도전형의 불순물보다 상기 저농도의 제2도전형의 불순물을 높은 이온주입에너지로 이온주입하여 저농도의 상기 제2웰을 형성하고, 상기 제2웰의 표면에 고농도의 상기 제2채널분리영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제 7 항에 있어서, 상기 제1채널패턴과 상기 제2채널패턴을 형성하는 단계 전에,
    상기 제1액티브 패턴과 상기 제2액티브 패턴상에 패드산화막, 질화막 및 고밀도 플라즈마 산화막의 적층구조를 갖는 제1더미 게이트와 제2더미 게이트를 각각 형성하는 단계를 더 포함하며,
    상기 제1더미 게이트와 상기 제2더미 게이트를 각각 마스크로 이용하여 상기 제1액티브 패턴과 상기 제2액티브 패턴을 식각하여 상기 제1채널패턴과 상기 제2채널패턴을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제 13 항에 있어서, 상기 제1채널패턴과 상기 제2채널패턴을 형성하기 위한 상기 제1액티브 패턴과 상기 제2액티브 패턴의 식각은 기판의 표면이 노출될 때까지 수행되는 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 제 7 항에 있어서, 상기 제1 및 제2채널패턴의 한쌍의 상기 제2측벽이 노출되도록 상기 소자분리막의 일부를 제거하는 단계 전에,
    상기 기판상에 상기 제1 및 제2더미 게이트를 덮도록 절연막을 형성하고;
    상기 절연막을 상기 제1 및 제2더미 게이트가 노출될 때까지 평탄화시키며;
    상기 제1더미 게이트와 상기 제2더미 게이트를 제거하여 상기 제1 및 제2채널패턴의 한쌍의 상기 제2측벽에 접하는 소자분리막을 노출시키는 것;을 더 포함하고,
    상기 노출된 소자분리막을 상기 절연막을 마스크로 하여 기판이 노출될 때까지 식각하는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제 15 항에 있어서, 상기 절연막은 질화막을 포함하는 것을 특징으로 하는 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 제 7 항에 있어서, 상기 소오스/드레인용 제1반도체층과 제2반도체층은 상기 제1 및 제2채널층과 동일한 물질을 포함하는 것을 특징으로 하는 반도체 장치의 제 조방법.
  18. 제 16 항에 있어서, 상기 소오스/드레인용 제1반도체층과 제2반도체층을 형성하는 단계는
    상기 제1 및 제2채널패턴의 제1측벽들상에 선택적 에피택셜공정을 통하여 제1 및 제2단결정 실리콘막을 각각 형성하고,
    상기 제1단결정 실리콘막으로 제2도전형의 불순물과 상기 제2단결정 실리콘막으로 제1도전형의 불순물을 각각 이온주입하는 것;을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  19. 제 7 항에 있어서, 상기 게이트 전극용 제1도전층과 상기 게이트전극용 제2도전층을 형성하기 전에,
    상기 제1도전층과 상기 제1채널층사이에 제1게이트절연막을 형성하고, 상기 제2도전층과 상기 제2채널층사이에 제2게이트절연막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  20. 제 7 항에 있어서, 상기 제1채널분리영역은 상기 제1채널층과 소오스/드레인용 상기 제1반도체층 하부의 상기 제1웰의 표면에 형성되고, 제2채널분리영역은 상기 제2채널층과 소오스/드레인용 제2반도체층 하부의 제2웰의 표면에 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  21. 제1웰 및 제2웰을 구비하는 반도체 기판;
    상기 기판의 상기 제1웰상에 고립되어 형성되고 기판표면과 수직한 방향으로 적층된 다수의 제1채널층 및 다수의 제1채널층사이에 다수의 제1터널을 구비하는 제1채널영역 및 상기 기판의 상기 제2웰상에 고립되어 형성되고 상기 기판표면과 수직한 방향으로 적층된 다수의 제2채널층 및 다수의 제2채널층사이에 다수의 제2터널을 구비하는 제2채널영역;
    상기 제1채널영역의 상기 제1채널층들의 한쌍의 대향하는 제1측벽과 접하도록 상기 제1웰상에 형성된 제1소오스/드레인 영역 및 제2채널영역의상기 제2채널층들의 한쌍의 대향하는 제1측벽과 접하도록 상기 제2웰상에 형성된 제2소오스/드레인 영역;
    상기 제1채널영역의 상기 제1터널들에 매립되어 상기 제1채널층들을 감싸도록 상기 제1채널층들의 한쌍의 대향하는 제2측벽과 교차하는 방향으로 형성된 제1게이트전극 및 상기 제2채널영역의 상기 제2터널들에 매립되어 상기 제2채널층들을 감싸도록 상기 제2채널층들의 한쌍의 대향하는 제2측벽과 교차하는 방향으로 형성된 제2게이트전극;
    상기 제1게이트전극과 상기 제1채널층들사이에 형성된 제1게이트 절연막 및 상기 제2게이트전극과 상기 제2채널층들사이에 형성된 제2게이트 절연막;
    상기 제1채널영역과 상기 제1소오스/드레인영역 하부의 상기 제1웰의 표면에 형성된 상기 제1채널분리영역 및 상기 제2채널영역과 상기 제2소오스/드레인영역 하부의 상기 제2웰의 표면에 형성된 제2채널분리영역을 포함하는 반도체 장치.
  22. 제 21 항에 있어서, 상기 제1채널분리영역은 상기 제1웰과 동일 도전형을 갖는 고농도 불순물영역이고, 상기 제2채널분리영역은 상기 제2웰과는 동일 도전형이고, 상기 제1채널분리영역과는 반대도전형을 갖는 고농도 불순물영역인 것을 특징으로 하는 반도체 장치.
  23. 제 21 항에 있어서, 상기 제1소오스/드레인 영역과 상기 제2소오스/드레인 영역은 상기 제1채널층들 및 상기 제2채널층들과 동일한 물질을 포함하는 것을 특징으로 하는 반도체 장치.
  24. 제 23 항에 있어서, 상기 제1소오스/드레인 영역 및 상기 제2소오스/드레인영역과 상기 제1채널층들 및 제2채널층들은 에피택셜 성장된 단결정 실리콘을 포함하는 것을 특징으로 하는 반도체 장치.
  25. 제 21 항에 있어서, 상기 제1채널영역과 상기 제2채널영역을 제외한 상기 제1소오스/드레인 영역과 상기 제2소오스/드레인 영역을 둘러싸도록 형성된 소자분리막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  26. 제 21 항에 있어서, 상기 제1채널영역과 상기 제1소오스/드레인영역 그리고 상기 제2채널영역과 상기 제2소오스/드레인 영역은 반도체 기판의 표면상에 형성되어 모두 동일 평면상에 형성되는 것을 특징으로 하는 반도체 장치.
KR1020050033200A 2005-04-21 2005-04-21 다중채널을 갖는 반도체 장치 및 그의 제조방법. KR100699839B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050033200A KR100699839B1 (ko) 2005-04-21 2005-04-21 다중채널을 갖는 반도체 장치 및 그의 제조방법.
US11/407,607 US20060240622A1 (en) 2005-04-21 2006-04-20 Multi-channel semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050033200A KR100699839B1 (ko) 2005-04-21 2005-04-21 다중채널을 갖는 반도체 장치 및 그의 제조방법.

Publications (2)

Publication Number Publication Date
KR20060110702A KR20060110702A (ko) 2006-10-25
KR100699839B1 true KR100699839B1 (ko) 2007-03-27

Family

ID=37187486

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050033200A KR100699839B1 (ko) 2005-04-21 2005-04-21 다중채널을 갖는 반도체 장치 및 그의 제조방법.

Country Status (2)

Country Link
US (1) US20060240622A1 (ko)
KR (1) KR100699839B1 (ko)

Families Citing this family (89)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100471173B1 (ko) * 2003-05-15 2005-03-10 삼성전자주식회사 다층채널을 갖는 트랜지스터 및 그 제조방법
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7456476B2 (en) * 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
KR100555567B1 (ko) * 2004-07-30 2006-03-03 삼성전자주식회사 다중가교채널 트랜지스터 제조 방법
US7348284B2 (en) * 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
CN100557822C (zh) * 2004-12-28 2009-11-04 Nxp股份有限公司 半导体器件制造方法及半导体器件
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
FR2897201B1 (fr) * 2006-02-03 2008-04-25 Stmicroelectronics Crolles Sas Dispositif de transistor a doubles grilles planaires et procede de fabrication.
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
KR100827529B1 (ko) * 2007-04-17 2008-05-06 주식회사 하이닉스반도체 다중채널을 갖는 반도체 소자 및 그의 제조 방법
US7453125B1 (en) * 2007-04-24 2008-11-18 Infineon Technologies Ag Double mesh finfet
JP2010003916A (ja) * 2008-06-20 2010-01-07 Elpida Memory Inc 半導体装置及びその製造方法
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
DE102008059646B4 (de) * 2008-11-28 2010-12-30 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Halbleiterbauelements als Mehr-Gatetransistor mit Stegen mit einer Länge, die durch die Gateelektrode definiert ist und Halbleiterbauelement
US8084308B2 (en) * 2009-05-21 2011-12-27 International Business Machines Corporation Single gate inverter nanowire mesh
US8614492B2 (en) * 2009-10-26 2013-12-24 International Business Machines Corporation Nanowire stress sensors, stress sensor integrated circuits, and design structures for a stress sensor integrated circuit
CN106847814B (zh) * 2011-12-19 2020-12-08 英特尔公司 在栅绕式架构中的锗和iii-v纳米线及纳米带的cmos实现
US9012284B2 (en) 2011-12-23 2015-04-21 Intel Corporation Nanowire transistor devices and forming techniques
US9224810B2 (en) 2011-12-23 2015-12-29 Intel Corporation CMOS nanowire structure
US20130256777A1 (en) * 2012-03-30 2013-10-03 Seagate Technology Llc Three dimensional floating gate nand memory
US8765563B2 (en) * 2012-09-28 2014-07-01 Intel Corporation Trench confined epitaxially grown device layer(s)
US9224849B2 (en) * 2012-12-28 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors with wrapped-around gates and methods for forming the same
US8859372B2 (en) * 2013-02-08 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Double channel doping in transistor formation
CN110047752B (zh) 2013-03-15 2023-03-17 索尼公司 利用硬掩模层的纳米线晶体管制造
US9006842B2 (en) 2013-05-30 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Tuning strain in semiconductor devices
US9349850B2 (en) 2013-07-17 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally tuning strain in semiconductor devices
US9171843B2 (en) 2013-08-02 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
US9035277B2 (en) * 2013-08-01 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
KR102083494B1 (ko) 2013-10-02 2020-03-02 삼성전자 주식회사 나노와이어 트랜지스터를 포함하는 반도체 소자
KR102158963B1 (ko) 2014-05-23 2020-09-24 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9490340B2 (en) 2014-06-18 2016-11-08 Globalfoundries Inc. Methods of forming nanowire devices with doped extension regions and the resulting devices
US9431512B2 (en) * 2014-06-18 2016-08-30 Globalfoundries Inc. Methods of forming nanowire devices with spacers and the resulting devices
US9306019B2 (en) * 2014-08-12 2016-04-05 GlobalFoundries, Inc. Integrated circuits with nanowires and methods of manufacturing the same
US9431517B2 (en) * 2014-11-26 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10593801B2 (en) * 2015-04-10 2020-03-17 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
US9614068B2 (en) 2015-09-02 2017-04-04 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US9412849B1 (en) * 2015-12-11 2016-08-09 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device
KR102367408B1 (ko) 2016-01-04 2022-02-25 삼성전자주식회사 복수의 시트들로 구성된 채널 영역을 포함하는 sram 소자
US10157748B2 (en) * 2016-02-08 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin profile improvement for high performance transistor
KR102476143B1 (ko) * 2016-02-26 2022-12-12 삼성전자주식회사 반도체 장치
KR102461174B1 (ko) 2016-02-26 2022-11-01 삼성전자주식회사 반도체 소자
CN107154428B (zh) * 2016-03-03 2019-12-24 上海新昇半导体科技有限公司 互补纳米线半导体器件及其制备方法
US9653547B1 (en) * 2016-03-17 2017-05-16 International Business Machines Corporation Integrated etch stop for capped gate and method for manufacturing the same
KR102506426B1 (ko) * 2016-06-07 2023-03-08 삼성전자주식회사 반도체 소자
US9653289B1 (en) 2016-09-19 2017-05-16 International Business Machines Corporation Fabrication of nano-sheet transistors with different threshold voltages
KR102574454B1 (ko) 2016-12-16 2023-09-04 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9972542B1 (en) 2017-01-04 2018-05-15 International Business Machines Corporation Hybrid-channel nano-sheet FETs
US10283414B2 (en) 2017-06-20 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation manufacturing method for semiconductor structures
KR102316293B1 (ko) * 2017-09-18 2021-10-22 삼성전자주식회사 반도체 장치
US10170484B1 (en) * 2017-10-18 2019-01-01 Globalfoundries Inc. Integrated circuit structure incorporating multiple gate-all-around field effect transistors having different drive currents and method
US10553495B2 (en) * 2017-10-19 2020-02-04 International Business Machines Corporation Nanosheet transistors with different gate dielectrics and workfunction metals
US10566330B2 (en) * 2017-12-11 2020-02-18 Samsung Electronics Co., Ltd. Dielectric separation of partial GAA FETs
US10593673B2 (en) * 2018-05-15 2020-03-17 International Business Machines Corporation Nanosheet with single epitaxial stack forming off-set dual material channels for gate-all-around CMOS
US10608082B2 (en) * 2018-05-31 2020-03-31 Globalfoundries Inc. Field-effect transistors including multiple gate lengths
KR102491089B1 (ko) * 2018-07-27 2023-01-26 삼성전자주식회사 반도체 소자
US11038036B2 (en) * 2018-09-26 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Separate epitaxy layers for nanowire stack GAA device
US10868193B2 (en) * 2018-11-09 2020-12-15 Samsung Electronics Co., Ltd. Nanosheet field effect transistor cell architecture
CN111223779B (zh) * 2018-11-23 2023-10-20 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10886415B2 (en) * 2019-03-07 2021-01-05 International Business Machines Corporation Multi-state transistor devices with multiple threshold voltage channels
CN110233108B (zh) * 2019-06-24 2022-07-22 中国科学院微电子研究所 一种围栅器件及其制造方法
US11114529B2 (en) 2019-08-23 2021-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. Gate-all-around field-effect transistor device
US11031292B2 (en) * 2019-09-29 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device and related methods
KR102336610B1 (ko) * 2019-11-19 2021-12-09 울산과학기술원 트랜지스터, 이를 포함하는 삼진 인버터, 및 트랜지스터 제조 방법
KR102321421B1 (ko) * 2019-11-19 2021-11-03 울산과학기술원 트랜지스터 제조 방법 및 삼진 인버터 제조 방법
US12068381B2 (en) 2019-11-19 2024-08-20 Unist(Ulsan National Institute Of Science And Technology) Transistor, ternary inverter including same, and transistor manufacturing method
KR102314844B1 (ko) * 2019-11-19 2021-10-19 울산과학기술원 트랜지스터, 이의 제조 방법, 및 이를 포함하는 삼진 인버터
WO2021101288A1 (ko) * 2019-11-19 2021-05-27 울산과학기술원 트랜지스터, 이의 제조 방법, 및 이를 포함하는 삼진 인버터
KR102336607B1 (ko) * 2019-12-30 2021-12-09 울산과학기술원 터널 전계효과트랜지스터 및 이를 포함하는 삼진 인버터
KR102336608B1 (ko) * 2019-12-30 2021-12-09 울산과학기술원 트랜지스터, 이를 포함하는 삼진 인버터, 및 트랜지스터의 제조 방법
WO2021137433A1 (ko) 2019-12-30 2021-07-08 울산과학기술원 터널 전계효과트랜지스터 및 이를 포함하는 삼진 인버터
US20220285497A1 (en) * 2019-12-30 2022-09-08 Unist(Ulsan National Institute Of Science And Technology) Transistor, ternary inverter comprising same, and transistor manufacturing method
CN113644066B (zh) * 2020-04-27 2023-09-29 长鑫存储技术有限公司 半导体结构及其形成方法、存储器及其形成方法
US11462612B2 (en) 2020-10-28 2022-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure
KR20230003968A (ko) * 2021-06-30 2023-01-06 울산과학기술원 삼진 인버터 및 그 제조방법
CN117015230A (zh) * 2022-04-26 2023-11-07 长鑫存储技术有限公司 半导体结构及其制备方法、存储器
CN117222221A (zh) * 2022-05-31 2023-12-12 长鑫存储技术有限公司 半导体结构及其制作方法
EP4307368A4 (en) 2022-05-31 2024-08-21 Changxin Memory Tech Inc SEMICONDUCTOR STRUCTURE AND MANUFACTURING METHODS THEREFOR
CN118231353B (zh) * 2024-05-27 2024-08-13 杭州积海半导体有限公司 半导体器件及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980019720A (ko) * 1996-09-02 1998-06-25 김광호 불휘발성 반도체 메모리 장치의 제조방법
KR20020010806A (ko) * 2000-07-31 2002-02-06 박종섭 반도체소자의 소자분리막 형성 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6005285A (en) * 1998-12-04 1999-12-21 Advanced Micro Devices, Inc. Argon doped epitaxial layers for inhibiting punchthrough within a semiconductor device
US6803282B2 (en) * 2001-12-07 2004-10-12 Texas Instruments Incorporated Methods for fabricating low CHC degradation mosfet transistors
US6570200B1 (en) * 2001-12-12 2003-05-27 Samsung Electronics Co., Ltd. Transistor structure using epitaxial layers and manufacturing method thereof
KR100481209B1 (ko) * 2002-10-01 2005-04-08 삼성전자주식회사 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980019720A (ko) * 1996-09-02 1998-06-25 김광호 불휘발성 반도체 메모리 장치의 제조방법
KR20020010806A (ko) * 2000-07-31 2002-02-06 박종섭 반도체소자의 소자분리막 형성 방법

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
1019980019720 *
1020020010806 *

Also Published As

Publication number Publication date
KR20060110702A (ko) 2006-10-25
US20060240622A1 (en) 2006-10-26

Similar Documents

Publication Publication Date Title
KR100699839B1 (ko) 다중채널을 갖는 반도체 장치 및 그의 제조방법.
KR100576361B1 (ko) 3차원 시모스 전계효과 트랜지스터 및 그것을 제조하는 방법
KR100471189B1 (ko) 수직채널을 갖는 전계효과 트랜지스터 및 그 제조방법
US7700446B2 (en) Virtual body-contacted trigate
TWI509736B (zh) 半導體結構及其形成方法
US8373238B2 (en) FinFETs with multiple Fin heights
KR100752661B1 (ko) 수직 방향의 게이트 전극을 갖는 전계효과 트랜지스터 및그 제조 방법
US8859350B2 (en) Recessed gate field effect transistor
US9607995B2 (en) Semiconductor structure and fabrication method thereof, and static random access memory cell
US20110260250A1 (en) Method And Manufacturing Low Leakage Mosfets And FinFets
US7923315B2 (en) Manufacturing method for planar independent-gate or gate-all-around transistors
KR100302189B1 (ko) 에스.오.아이(ｓｏｉ)구조를 갖는 반도체 소자 및 그 제조방법
US20080099834A1 (en) Transistor, an inverter and a method of manufacturing the same
US10014406B2 (en) Semiconductor device and method of forming the same
KR100618827B1 (ko) ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법
KR101817160B1 (ko) 반도체 소자
US10008582B2 (en) Spacers for tight gate pitches in field effect transistors
KR20150112495A (ko) 핀 구조의 채널을 갖는 반도체 장치 및 그 제조 방법
KR100534104B1 (ko) 삼차원 구조의 채널을 구비하는 모스 트랜지스터 및 그제조방법
KR20080011511A (ko) 다중 채널 모스 트랜지스터를 포함하는 반도체 장치의 제조방법
KR20080011488A (ko) 다중 채널 모스 트랜지스터를 포함하는 반도체 장치의 제조방법
CN115083913A (zh) 鳍式场效应晶体管的制造方法
KR100821467B1 (ko) 반도체소자 및 그의 제조방법
CN116825720A (zh) 一种半导体器件及制造方法
KR20010004601A (ko) 이중 게이트를 갖는 에스오아이 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee