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KR100697998B1 - 반도체 장치 및 그 제조 방법, 전기 광학 장치 및 그 제조 방법, 그리고 전자기기 - Google Patents

반도체 장치 및 그 제조 방법, 전기 광학 장치 및 그 제조 방법, 그리고 전자기기 Download PDF

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KR100697998B1
KR100697998B1 KR1020050039527A KR20050039527A KR100697998B1 KR 100697998 B1 KR100697998 B1 KR 100697998B1 KR 1020050039527 A KR1020050039527 A KR 1020050039527A KR 20050039527 A KR20050039527 A KR 20050039527A KR 100697998 B1 KR100697998 B1 KR 100697998B1
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KR
South Korea
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forming
layer
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미노루 모리와키
Original Assignee
세이코 엡슨 가부시키가이샤
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Abstract

기판 상에 복수의 도전층을 형성하는 공정과, 복수의 층간 절연층을 각각 형성하는 공정과, 복수의 층간 절연층 중 하부 층간 절연층 및 상부 층간 절연층에 대해서, 상부 층간 절연층을 관통하여 하부 층간 절연층 내에 도달하는 제 1 구멍을, 적어도 제 1 구멍 내에서의 상부 층간 절연층과 하부 층간 절연층의 계면에 위치하는 측벽의 일부를 건식 에칭법에 의해 형성하여 구멍을 뚫는 공정과, 적어도 상기 서술한 계면을 덮는 보호막을 형성하는 공정과, 보호막이 형성된 제 1 구멍을 통하여 하부 층간 절연층을 관통하는 제 2 구멍을 에칭법을 사용하여 뚫고 컨택트홀을 형성하는 공정과, 컨택트홀을 통하여 하부 도전층 및 상부 도전층을 서로 전기적으로 접속하는 공정을 포함한다.
액정 장치, 반도체 장치, 전기 광학 장치, 컨택트홀, 전자기기

Description

반도체 장치 및 그 제조 방법, 전기 광학 장치 및 그 제조 방법, 그리고 전자기기{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME, ELECTRO-OPTICAL DEVICE AND METHOD OF MANUFACTURING THE SAME, AND ELECTRONIC APPARATUS}
도 1 은 본 발명의 실시형태에 따른 전기 광학 장치의 전체 구성을 나타내는 평면도.
도 2 는 도 1 의 H-H' 단면도.
도 3 은 전기 광학 장치의 화상 표시 영역을 구성하는 매트릭스형상으로 형성된 복수의 화소부에서의 각종 소자, 배선 등의 등가 회로.
도 4 는 데이터선, 주사선, 화소 전극 등이 형성된 TFT 어레이 기판의 서로 인접하는 복수의 화소군의 평면도.
도 5 는 도 4 의 A-A′단면도.
도 6 은 데이터선과 TFT 의 반도체층과의 접속 부분의 구성을 보다 상세하게 나타내는 단면도.
도 7 은 주변 영역 상에 형성되는 스위칭 소자의 일례인 CMOS 형 TFT 의 실제적인 구조를 나타내는 단면도.
도 8 은 주변 영역 상에 형성되는 배선과 반도체층의 접속 부분의 구성을 보 다 상세하게 나타내는 단면도.
도 9 는 본 발명의 실시형태에 따른 제조 프로세스의 각 공정에서의 도 6 에 나타내는 단면의 구성을 순서에 따라 나타내는 공정도.
도 10 은 본 발명의 실시형태에 따른 제조 프로세스의 각 공정에서의 도 8 에 나타내는 단면의 구성을 순서에 따라 나타내는 제 1 공정도.
도 11 은 제조 프로세스의 각 공정에서의 도 8 에 나타내는 단면의 구성을 순서에 따라 나타내는 제 2 공정도.
도 12 는 제 2 에칭 처리 후, 제 1 구멍에 생기는 패임의 구성 일례를 나타내는 단면도.
도 13 은 제조 프로세스의 각 공정에서의 도 8 에 나타내는 단면의 구성을 순서에 따라 나타내는 제 3 공정도.
도 14 는 제 2 실시형태의 주변 영역에서의 컨택트홀의 구성을 보다 상세하게 나타내는 단면도.
도 15 는 제 2 실시형태의 제조 프로세스의 각 공정에서의 도 14 에 나타내는 단면의 구성을 순서에 따라 나타내는 공정도.
도 16 은 액정 장치를 적용한 전자기기의 일례인 프로젝터의 구성을 나타내는 평면도.
도 17 은 액정 장치를 적용한 전자기기의 일례인 PC 의 구성을 나타내는 사시도.
도 18 은 액정 장치를 적용한 전자기기의 일례인 휴대전화의 구성을 나타내 는 사시도.
*도면의 주요 부분에 대한 부호의 설명*
10 : TFT 어레이 기판 20 : 대향 기판
10a : 화상 표시 영역 50 : 액정층
52 : 시일재 53 : 액자형 차광막
101 : 데이터선 구동 회로 102 : 외부 회로 접속 단자
104 : 주사선 구동 회로 105 : 배선
106 : 도통재
본 발명은, 예를 들어 액정 장치 등의 전기 광학 장치 등에 사용되는, 기판 상의 적층 구조 내에 컨택트홀을 갖는 반도체 장치 및 그 제조 방법, 이러한 반도체 장치를 구비하여 이루어지는 전기 광학 장치 및 그 제조 방법, 그리고 예를 들어 액정 프로젝터 등의 전자기기의 기술분야에 관한 것이다.
이 종류의 반도체 장치의 제조 방법을 사용하여 전기 광학 장치를 제조하는 예로서, 예를 들어 기판 상의 화상 표시 영역에 복수의 화소부를 형성하고, 화상 표시 영역의 주변에 위치하는 주변 영역에는 복수의 화소부를 각각 구동하기 위한 구동 회로를 형성함으로써 전기 광학 장치를 제조한다. 전기 광학 장치에 있어서, 각 화소부에는 화소 스위칭용의 박막 트랜지스터 (Thin Film Transistor ; 이 하 적당히 "TFT" 라고 한다) 가 형성됨과 함께, 2종의 층간 절연층에 의해 TFT 의 반도체층과, 그 반도체층에 접속되는 데이터선이 서로 층간 절연된다.
또한, 기판 상의 화상 표시 영역에 데이터선이나 TFT 를 형성하는 동시에, 주변 영역에는 구동 회로에 포함되는 TFT 등의 회로 소자나 배선을 형성한다. 보다 구체적으로는, 기판 상의 주변 영역에, 화소부의 TFT 와 동시에 회로 소자로서의 TFT 를 형성하고, 그 TFT 의 반도체층과 전기적으로 접속되는 배선을 데이터선과 동시에 형성한다. 따라서, 이와 같이 형성된 TFT 과 배선은, 2종의 층간 절연층에 의해서 서로 층간 절연된다. 그리고, TFT 의 반도체층과 배선을 접속하기 위해, 2종의 층간 절연층에 컨택트홀을 다음과 같은 순서에 의해 구멍을 뚫는다.
여기서, 2종의 층간 절연층 중, 기판 상에 있어서, 상대적으로 상층측에 형성된 상부 층간 절연층 및 상대적으로 하층측에 형성된 하부 층간 절연층에 관해서, 우선, 상부 층간 절연층을 관통하여 하부 층간 절연층의 표면에 도달하는 제 1 구멍을 뚫는다. 그 후, 제 1 구멍을 습식 에칭법에 의해 더욱 파내려가, 제 1 구멍과 연속적으로 형성되고, 하부 층간 절연층을 관통하여 TFT 의 반도체층 표면에 도달하는 제 2 구멍을 뚫어 컨택트홀을 형성한다. 그리고, 컨택트홀 내에서 상부 층간 절연층의 표면에 연속적으로 도전층을 배선으로서 형성한다. 여기서, 습식 에칭법을 사용함으로써 제 2 구멍의 직경을 제 1 구멍의 직경보다 작게 하여 구멍을 뚫는 것이 가능해지는, 컨택트홀 내에서의 도전층의 커버리지를 향상시킬 수 있게 되어 있다.
그러나, 제 2 구멍을 뚫을 때, 상부 층간 절연층 및 하부 층간 절연층의 계면이, 형성된 구멍의 내부에 노출되어 에칭액 (etchant) 에 노출되게 된다. 상부 층간 절연층과 하부 층간 절연층의 계면 부근의 막질이 불안정하면, 습식 에칭법을 실시할 때에, 노출된 상부 층간 절연층 및 하부 층간 절연층의 계면에 에칭액이 스며드는 것에 의해, 컨택트홀 내에서의 측벽의 일부에 패임이 생길 우려가 있다. 이와 같이 패임이 생기면, 컨택트홀 내에서의 배선의 커버리지가 저하되고, 단선 불량이 생긴다는 문제가 발생한다. 또한, 상부 층간 절연층에 대하여 하부 층간 절연층쪽이 습식 에칭법에 있어서의 에칭 레이트가 빠르면, 컨택트홀의 형상이 항아리형, 즉 제 1 구멍의 직경에 대하여 제 2 구멍의 직경이 커져 버리기 때문에, 컨택트홀 내에서의 배선의 커버리지가 저하된다.
본 발명은, 예를 들어 상기 문제점을 감안하여 이루어진 것으로, 컨택트홀 내에서의 단선 불량을 방지할 수 있는 반도체 장치 및 그 제조 방법, 이러한 반도체 장치를 구비하여 이루어지는 전기 광학 장치 및 그 제조 방법, 그리고 각종 전자기기를 제공하는 것을 과제로 한다.
본 발명의 반도체 장치의 제조 방법은 상기 과제를 해결하기 위해, 기판 상에, 복수의 도전층을 형성하는 공정과, 상기 복수의 도전층 중, 상기 기판 상에 있어서 상대적으로 하층측에 형성된 하부 도전층 및 상대적으로 상층측에 형성된 상부 도전층 사이를 층간 절연하도록 복수의 층간 절연층을 각각 형성하는 공정과, 상기 복수의 층간 절연층 중, 상대적으로 하층측에 형성된 하부 층간 절연층 및 상대적으로 상층측에 형성된 상부 층간 절연층에 대해서, 상기 상부 층간 절연층을 관통하여 상기 하부 층간 절연층 내에 도달하는 제 1 구멍을, 적어도 상기 제 1 구멍 내에서의 상기 상부 층간 절연층과 상기 하부 층간 절연층의 계면에 위치하는 측벽의 일부를 건식 에칭법에 의해 형성하여 구멍을 뚫는 공정과, 상기 측벽 중 적어도 상기 계면에 위치하는 일부를 덮는 보호막을 형성하는 공정과, 상기 보호막이 형성된 상기 제 1 구멍을 통하여 상기 하부 층간 절연층을 관통하는 제 2 구멍을 에칭법을 사용하여 뚫고, 상기 하부 층간 절연층보다 하층에 위치하는 상기 하부 도전층의 표면에 도달하는 컨택트홀을 형성하는 공정과, 상기 형성된 컨택트홀을 통하여 상기 하부 도전층 및 상기 상부 도전층을 서로 전기적으로 접속하는 공정을 구비한다.
본 발명의 반도체 장치의 제조 방법에 의하면, 기판 상에, 회로 소자나 배선 등의 적어도 일부를 형성하는 하부 도전층이 형성되고, 그 후, 하부 도전층 상에, 하부 층간 절연층이 형성되는 것과 함께, 하부 층간 절연층 상에 상부 층간 절연층이 형성된다. 그리고, 상부 층간 절연층 및 하부 층간 절연층에 대하여 제 1 에칭 처리하여 제 1 구멍을 뚫는다. 이렇게 해서 형성된 제 1 구멍의 바닥부는 하부 층간 절연층 내에 위치하는 것과 함께, 제 1 구멍의 측벽의 일부는, 상부 층간 절연층 및 하부 층간 절연층의 계면에 위치한다. 즉, 제 1 구멍 내에는, 상부 층간 절연층 및 하부 층간 절연층의 계면이 노출된 상태가 된다. 여기서, 제 1 에칭 처리는, 건식 에칭법, 또는 건식 에칭법에 추가로 습식 에칭법을 사용하 여 실시한다. 이 때, 제 1 구멍에서의, 상부 층간 절연층과 하부 층간 절연층의 계면에 위치하는 측벽의 일부는 건식 에칭법에 의해 형성되도록 한다.
계속해서, 제 1 구멍의 측벽을 덮는 보호막을 형성한다. 보호막을 형성한 후, 그 보호막을 패터닝하도록 해도 된다. 보호막은, 후술하는 제 2 에칭 처리에 있어서 습식 에칭법을 실시할 때에, 증착 초기의 막질이 비교적 안정적인 재료를 사용하여 형성한다. 보호막을 형성한 후, 제 1 구멍에서의 상부 층간 절연층과 하부 층간 절연층의 계면에 위치하는 측벽의 일부는 보호막에 의해서 덮인 상태가 된다.
그 후, 하부 층간 절연층에 대하여, 습식 에칭법, 또는 건식 에칭법 및 습식 에칭법을 사용하여 제 2 에칭 처리하고, 보호막이 형성된 제 1 구멍을 통하여 하부 층간 절연층을 관통하는 제 2 구멍을 뚫음으로써, 하부 층간 절연층보다 하층에 위치하는 하부 도전층의 표면에 도달하는 컨택트홀을 형성한다. 이 때, 제 1 구멍에서의 상부 층간 절연층과 하부 층간 절연층의 계면에 위치하는 측벽의 일부는 보호막에 의해 보호되어 있다. 따라서, 습식 에칭법을 실시할 때에, 상부 층간 절연층 또는 하부 층간 절연층에 관해서 계면 부근의 막 상태가 불안정하더라도, 상부 층간 절연층 및 하부 층간 절연층의 계면에 에칭액이 스며들어 그 계면에 패임이 생기는 것을 방지할 수 있다.
그 후, 회로 소자나 배선 등의 적어도 일부를 형성하는 것과 함께 상부 층간 절연층보다 상층에 위치하는 상부 도전층을, 컨택트홀 내에 노출된 하부 도전층의 표면에서부터 컨택트홀 내에 연속적으로 형성한다. 또는, 컨택트홀 내에 도전 막을 형성하여 플러그를 형성하고, 이 플러그에 접속되게 상부 도전층을 형성하도록 해도 된다. 따라서, 상부 층간 절연층과 하부 층간 절연층의 계면에 위치하는 측벽의 일부에 패임이 발생하지 않은 상태에 있는 컨택트홀 내에, 상부 도전층의 일부 또는 플러그를 형성하는 것이 가능해진다.
따라서, 본 발명의 반도체 장치의 제조 방법에 의하면, 기판 상에 형성된 복수의 도전층 중, 2이상의 층간 절연층에 의해 서로 층간 절연되는 상부 도전층과 하부 도전층을 전기적으로 접속하기 위한 컨택트홀 내에서의 상부 도전층이나 플러그를 구성하는 도전막의 커버리지를 향상시킬 수 있다. 따라서, 예를 들어 상부 도전층을 배선으로서 형성하는 경우에, 컨택트홀 내에서의 그 배선의 단선 불량을 방지할 수 있어, 수율을 향상시키는 것이 가능해진다.
본 발명의 반도체 장치의 제조 방법의 1 양태에서는, 상기 보호막을 형성하는 공정은 상기 보호막으로서 레지스트를 형성하고, 상기 컨택트홀을 형성하는 공정은 상기 제 2 구멍을 뚫은 후에 상기 레지스트를 제거하는 공정을 포함한다.
이 양태에 의하면, 제 1 구멍의 측벽을 덮는 보호막으로서 레지스트를 형성하고, 이 레지스트를 패터닝한 후, 제 1 구멍에서의 상부 층간 절연층과 하부 층간 절연층의 계면에 위치하는 측벽의 일부는 레지스트에 의해서 덮인 상태가 된다. 따라서, 제 2 구멍을 뚫을 때에, 제 1 구멍에서의 상부 층간 절연층과 하부 층간 절연층의 계면에 위치하는 측벽의 일부에 에칭액이 스며들어, 그 계면에 패임이 생기는 것을 방지할 수 있다.
본 발명의 반도체 장치의 제조 방법의 다른 양태에서는, 상기 보호막은, 상 기 컨택트홀의 측벽의 적어도 일부로서 남겨진다.
이 양태에 의하면, 보호막을 레지스트로서 형성하는 경우와 비교하여, 제 1 구멍의 측벽 및 바닥부와, 보호막의 밀착성을 향상시킬 수 있다. 따라서, 제 2 구멍을 뚫을 때에, 제 1 구멍의 바닥부와 보호막의 접촉부로부터 제 1 구멍의 측벽과 보호막의 접촉부로 에칭액이 스며드는 것을 보다 확실히 방지하는 것이 가능해진다. 따라서, 제 1 구멍에서의 상부 층간 절연층과 하부 층간 절연층의 계면에 위치하는 측벽의 일부에 에칭액이 스며들어 그 계면에 패임이 생기는 것을 방지할 수 있다. 또한, 보호막을 레지스트로서 형성하는 경우와 비교하여 제 2 구멍을 뚫은 후에 보호막을 제거하지 않아도 되기 때문에, 당해 반도체 장치의 제조 방법에 있어서의 공정수를 삭감하는 것이 가능해진다.
본 발명의 반도체 장치의 제조 방법의 다른 양태에서는, 상기 제 1 구멍을 뚫는 공정은, 건식 에칭법 또는 건식 에칭법에 추가로 습식 에칭법을 사용하여 실시한다.
이 양태에 의하면, 제 1 에칭 처리를 건식 에칭법에 의해 실시하여 제 1 구멍을 뚫는다. 또는, 제 1 에칭 처리에 있어서, 예를 들어 제 1 구멍의 초기 구멍을 습식 에칭법에 의해 뚫고, 이렇게 형성한 초기 구멍을 건식 에칭법에 의해 파내려감으로써 제 1 구멍을 뚫는다. 이 경우, 습식 에칭법에 의한 처리 시간을 조정하여, 제 1 구멍에서의, 상부 층간 절연층과 하부 층간 절연층의 계면에 위치하는 측벽의 일부를 건식 에칭법에 의해 형성한다. 따라서, 제 1 구멍에서의, 상부 층간 절연층과 하부 층간 절연층의 계면에 위치하는 측벽의 일부는 건식 에칭 법에 의해 형성되기 때문에, 이 측벽의 일부에 패임이 생기는 것을 방지하는 것이 가능해진다.
본 발명의 반도체 장치의 제조 방법의 다른 양태에서는, 상기 제 1 구멍을 뚫는 공정은, 상기 제 1 구멍의 가장자리에서의 직경과 상기 제 1 구멍의 깊이에 의해 규정되는 애스펙트비가 1/4 이하의 값이 되도록, 상기 제 1 구멍의 직경 및 깊이를 제어하여 실시한다.
이 양태에 의하면, 보호막을 형성하는 공정에 있어서, 제 1 구멍 내에 형성된 보호막의 두께를, 제 2 에칭 처리에서 에칭액이 스며드는 것에 의해, 제 1 구멍에 있어서, 상부 층간 절연층과 하부 층간 절연층의 계면에 위치하는 측벽의 일부에 패임이 생기는 것을 방지할 수 있는 값으로서 확보하는 것이 가능해진다.
본 발명의 반도체 장치의 제조 방법의 다른 양태에서는, 상기 보호막을 형성하는 공정은, 상기 보호막에 의해 상기 제 1 구멍의 가장자리에서의 직경보다 소직경으로서, 상기 보호막의 표면에서부터 상기 제 1 구멍의 바닥부에 도달하는 작은 구멍을 상기 제 1 구멍 내에 형성하는 공정을 포함하고, 상기 컨택트홀을 형성하는 공정은, 상기 작은 구멍 내에 노출된 상기 제 1 구멍의 바닥부의 표면에서부터 상기 하부 층간 절연층을 관통하도록 상기 제 2 구멍을 뚫는 공정을 포함한다.
이 양태에 의하면, 보호막을 형성하는 공정에서, 보호막을 패터닝함으로써 보호막의 표면에서부터 제 1 구멍의 바닥부에 도달하는 작은 구멍을 뚫는다. 그 후, 하부 층간 절연층에 대하여 제 2 에칭 처리하여, 보호막의 작은 구멍 내에 노출된 제 1 구멍의 바닥부에서부터 하부 층간 절연층을 관통하는 제 2 구멍을 뚫 는다. 여기서, 제 2 에칭 처리에 있어서, 습식 에칭법에 의한 에칭 처리를 장시간 실시하면, 제 1 구멍의 바닥부와 보호막의 접촉부로부터 제 1 구멍의 측벽과 보호막의 접촉부로 에칭액이 스며들 가능성이 있다. 제 1 구멍의 바닥부와 보호막의 접촉부에 비하여 제 1 구멍의 측벽과 보호막의 접촉부는 비교적 밀착성이 약하기 때문에, 이 접촉부에 에칭액이 스며들면, 상부 층간 절연층과 하부 층간 절연층의 계면에 위치하는 측벽의 일부에 패임이 생길 우려가 있다. 따라서, 전술한 바와 같이 에칭액이 스며드는 것을 고려하여, 습식 에칭법에 의한 처리 시간을 조정하는 것이 바람직하다. 이렇게 형성된 제 2 구멍의 직경은, 제 1 구멍의 직경과 비교하여 작아진다. 따라서, 컨택트홀 내에서의 예를 들어 상부 도전층의 커버리지를 향상시킬 수 있다.
이, 보호막을 형성하는 공정이 작은 구멍을 제 1 구멍 내에 형성하는 공정을 포함하는 양태에서는, 상기 컨택트홀을 형성하는 공정에서, 상기 제 1 구멍의 바닥부가 적어도 상기 작은 구멍과 상기 제 1 구멍의 위치가 어긋나는 만큼만 남도록 상기 제 2 구멍을 뚫어서 제조해도 된다.
이와 같이 제조하면, 제 2 에칭 처리에서 습식 에칭법을 실시할 때에, 제 1 구멍의 바닥부와 보호막의 접촉부로부터 제 1 구멍의 측벽과 보호막의 접촉부로 에칭액이 스며드는 것에 의해, 제 1 구멍에 있어서, 상부 층간 절연층과 하부 층간 절연층의 계면에 위치하는 측벽의 일부에 패임이 생기는 것을 방지하는 것이 가능해진다. 여기서, 보호막을 형성하는 공정에서는, 제 1 구멍의 측벽에 있어서, 제 1 구멍의 가장자리로부터 작은 구멍의 가장자리에 도달하는 보호막의 두께를, 전술한 바와 같이 제 2 에칭 처리에서 제 1 구멍의 바닥부가 남는 값으로 조정하는 것이 바람직하다.
본 발명의 반도체 장치의 제조 방법의 다른 양태에서는, 상기 컨택트홀을 형성하는 공정에서, 상기 제 2 구멍을 뚫을 때, 매엽식 (枚葉式) 장치를 사용하여 습식 에칭법을 실시한다.
이 양태에 있어서, 제 2 에칭 처리에서, 제 1 구멍의 측벽 및 바닥부와 보호막의 밀착성이 양호하지 않은 경우, 예를 들어 딥식 장치를 사용하여 습식 에칭법을 실시하면, 에칭액이 스며드는 것에 의해, 제 1 구멍에 있어서, 상부 층간 절연층과 하부 층간 절연층의 계면에 위치하는 측벽의 일부에 패임이 생길 우려가 있다. 이러한 경우, 습식 에칭법을 매엽식 장치를 사용하여 실시함으로써, 제 1 구멍에 있어서, 상부 층간 절연층과 하부 층간 절연층의 계면에 위치하는 측벽의 일부에 패임이 생기는 것을 방지할 수 있다. 여기서, 「매엽식」 장치란, 복수의 도전층이나 복수의 층간 절연층이 형성되고, 상부 층간 절연층 및 하부 층간 절연층에 제 1 구멍이 뚫리는 것과 함께, 그 제 1 구멍 내에 보호막이 형성된 상태에 있는 기판을 한 장씩, 예를 들어 스핀 코트법에 의해 에칭액을 도포함으로써 제 2 에칭 처리하는 장치이고, 「딥식」 장치란, 전술한 바와 같은 상태에 있는 기판을 복수장을 일괄하여 에칭액에 담금으로써 제 2 에칭 처리하는 장치이다.
본 발명의 반도체 장치의 제조 방법의 다른 양태에서는, 상기 컨택트홀을 형성하는 공정에 있어서, 상기 제 2 구멍을 뚫을 때, 상기 에칭법으로서 습식 에칭법 및 건식 에칭법을 사용한다.
이 양태에 의하면, 제 2 에칭 처리에 있어서, 예를 들어 제 2 구멍의 초기 구멍을 건식 에칭법에 의해 뚫고, 이렇게 형성한 초기 구멍을 습식 에칭법에 의해 파내려감으로서 제 2 구멍을 뚫는다. 이 경우에도, 제 2 에칭 처리에서 에칭액이 스며드는 것에 의해, 제 1 구멍에 있어서, 상부 층간 절연층과 하부 층간 절연층의 계면에 위치하는 측벽의 일부에 패임이 생기는 것을 방지하는 것이 가능해진다.
본 발명의 반도체 장치의 제조 방법의 다른 양태에서는, 상기 복수의 층간 절연층을 각각 형성하는 공정에서, 상기 하부 층간 절연층을, 상기 상부 층간 절연층과 비교하여, 상기 컨택트홀을 형성하는 공정에서 상기 제 2 구멍을 뚫을 때에 사용되는 습식 에칭법에 있어서의 에칭 레이트가 상대적으로 큰 재료를 사용하여 형성한다.
이 양태에 의하면, 제 2 에칭 처리에 있어서 상부 층간 절연층에 대하여 하부 층간 절연층의 습식 에칭법에 있어서의 에칭 레이트가 빠르더라도, 제 2 구멍의 직경을 제 1 구멍의 직경보다 작은 값으로 하여 구멍을 뚫는 것이 가능해진다. 또한, 제 2 에칭 처리에 있어서 에칭액이 스며드는 것에 의해, 제 1 구멍에 있어서, 상부 층간 절연층과 하부 층간 절연층의 계면에 위치하는 측벽의 일부에 패임이 생기는 것을 방지할 수 있기 때문에, 컨택트홀 내에서의 상부 도전층의 커버리지를 향상시킬 수 있다.
본 발명의 반도체 장치의 제조 방법의 다른 양태에서는, 상기 복수의 도전층을 형성하는 공정은, 상기 하부 도전층으로서 박막 트랜지스터의 반도체층을 형성 하는 공정과, 상기 반도체층 상에, 상기 박막 트랜지스터의 게이트 절연막을 형성한 후, 상기 게이트 절연막 상에, 상기 박막 트랜지스터의 게이트 전극을 형성하는 공정과, 상기 상부 도전층으로서, 상기 반도체층에 전기적으로 접속되는 배선을 형성하는 공정을 포함한다.
이 양태에 의하면, 기판 상에 형성된 박막 트랜지스터 및 배선에 관해서, 상부 도전층으로서의 배선은, 예를 들어 하부 도전층으로서의 박막 트랜지스터의 반도체층 표면에서부터 컨택트홀 내에 연속적으로 형성된다. 따라서, 이 양태에 의하면, 배선의 컨택트홀 내에서의 단선 불량을 방지할 수 있다.
본 발명의 반도체 장치는 상기 과제를 해결하기 위해, 상기 서술한 본 발명의 반도체 장치의 제조 방법 (단, 그 각종 양태를 포함한다) 에 의해 제조된다.
본 발명의 반도체 장치에 의하면, 예를 들어 상부 도전층을 배선으로서 형성하는 경우, 그 배선의 컨택트홀 내에서의 단선 불량을 방지하는 것이 가능해진다.
본 발명의 전기 광학 장치의 제조 방법은 상기 과제를 해결하기 위해, 상기 서술한 본 발명의 반도체 장치의 제조 방법에 있어서의 하부 도전층으로서 박막 트랜지스터의 반도체층을 형성하는 공정 및 상부 도전층으로서 반도체층에 전기적으로 접속되는 배선을 형성하는 공정을 포함하는 양태를 이용하여 전기 광학 장치를 제조하는 전기 광학 장치의 제조 방법으로서, 상기 기판 상의 화상 표시 영역에 복수의 화소부를 형성하는 공정과, 상기 화상 표시 영역의 주변에 위치하는 주변 영역에, 상기 박막 트랜지스터 및 상기 배선을 형성함으로써, 상기 복수의 화소부를 각각 구동하기 위한 구동 회로를 형성하는 공정을 포함한다.
본 발명의 전기 광학 장치의 제조 방법에 의하면, 복수의 화소부를 구동하기 위한 구동 회로는, 회로 소자로서 박막 트랜지스터나, 이 박막 트랜지스터에 접속된 배선을 포함한다. 그리고, 이와 같이 구동 회로 내에 형성된 박막 트랜지스터에 접속되는 배선의 단선 불량을 방지하는 것이 가능하기 때문에, 전기 광학 장치의 제조 공정에서의 수율을 향상시킬 수 있다.
본 발명의 전기 광학 장치는 상기 과제를 해결하기 위해, 상기 서술한 본 발명의 전기 광학 장치의 제조 방법에 의해서 제조된다.
본 발명의 전기 광학 장치에 의하면, 상기 서술한 본 발명의 전기 광학 장치의 제조 방법에 의해 제조되기 때문에, 기판 상의 주변 영역에 형성된 구동 회로에서의 배선 등의 단선 불량을 방지하여, 장치의 신뢰성이 높은 전기 광학 장치를 실현할 수 있다.
본 발명의 전자기기는 상기 과제를 해결하기 위해, 상기 서술한 본 발명의 전기 광학 장치를 구비한다.
본 발명의 전자기기는, 상기 서술한 본 발명의 전기 광학 장치를 구비하여 이루어지기 때문에, 장치의 신뢰성이 높은 투사형 표시 장치, 텔레비전, 휴대전화, 전자 수첩, 워드 프로세서, 뷰파인더형 또는 모니터 직시형의 비디오 테이프 레코더, 워크 스테이션, 텔레비전 전화, POS 단말, 터치 패널 등의 각종 전자기기를 실현할 수 있다. 또한, 본 발명의 전자기기로서, 예를 들어 전자 페이퍼 등의 전기 영동 장치, 전자 방출 장치 (Field Emission Display 및 Conduction Electron-Emitter Display), 이들 전기 영동 장치, 전자 방출 장치를 사용한 장치로서 DLP (Degital Light Processing) 등을 실현하는 것도 가능하다.
발명을 실시하기 위한 최선의 형태
본 발명의 이러한 작용 및 다른 이득은 다음에 설명하는 실시형태로부터 분명해진다.
이하에서는, 본 발명의 실시형태에 관하여 도면을 참조하면서 설명한다. 이하의 실시형태는 본 발명의 전기 광학 장치를 액정 장치에 적용한 것이다.
1: 제 1 실시형태
먼저, 본 발명의 전기 광학 장치에 관한 제 1 실시형태에 관해서, 도 1 내지 도 13 을 참조하여 설명한다.
1-1: 전기 광학 장치의 전체 구성
우선, 본 발명의 전기 광학 장치의 전체 구성에 대해, 도 1 및 도 2 를 참조하여 설명한다. 여기서 도 1 은, TFT 어레이 기판을 그 위에 형성된 각 구성 요소와 함께 대향 기판측에서 본 전기 광학 장치의 평면도이고, 도 2 는, 도 1 의 H-H' 단면도이다. 여기서는, 전기 광학 장치의 일례인 구동 회로 내장형 TFT 액티브 매트릭스 구동 방식의 액정 장치를 예로 든다.
도 1 및 도 2 에 있어서, 본 실시형태에 관한 전기 광학 장치에서는, TFT 어레이 기판 (10) 과 대향 기판 (20) 이 대향 배치되어 있다. TFT 어레이 기판 (10) 과 대향 기판 (20) 사이에 액정층 (50) 이 봉입되어 있고, TFT 어레이 기판 (10) 과 대향 기판 (20) 은, 화상 표시 영역 (10a) 의 주위에 위치하는 시일 영역에 형성된 시일재 (52) 에 의해 서로 접착되어 있다.
시일재 (52) 는, 양 기판을 접착하기 위한 예를 들어 자외선 경화 수지, 열경화 수지 등으로 이루어지고, 제조 프로세스에 있어서 TFT 어레이 기판 (10) 상에 도포된 후, 자외선 조사, 가열 등에 의해 경화된 것이다. 또한, 시일재 (52) 중에는, TFT 어레이 기판 (10) 과 대향 기판 (20) 의 간격 (기판간 갭) 을 소정치로 하기 위한 유리 섬유 또는 유리 비드 등의 갭재가 살포되어 있다. 즉, 본 실시형태의 전기 광학 장치는, 프로젝터의 라이트 밸브용으로서 소형이면서 확대 표시하는 데에 있어서 적합하다.
시일재 (52) 가 배치된 시일 영역의 내측에 병행하여, 화상 표시 영역 (10a) 의 프레임 영역을 규정하는 차광성의 액자형 차광막 (53) 이 대향 기판 (20) 측에 형성되어 있다. 단, 이러한 액자형 차광막 (53) 의 일부 또는 전부는, TFT 어레이 기판 (10) 측에 내장 차광막으로서 형성되어도 된다. 또, 본 실시형태에서는, 상기한 화상 표시 영역 (10a) 의 주변에 위치하는 주변 영역이 존재한다. 다시 말하면, 본 실시형태에서는 특히, TFT 어레이 기판 (10) 의 중심에서 보아, 이 액자형 차광막 (53) 보다 전방이 주변 영역으로 규정되어 있다.
주변 영역 중, 시일재 (52) 가 배치된 시일 영역의 외측에 위치하는 영역에는, 데이터선 구동 회로 (101) 및 외부 회로 접속 단자 (102) 가 TFT 어레이 기판 (10) 의 1변을 따라 형성되어 있다. 또한, 주사선 구동 회로 (104) 는, 이 1변에 인접하는 2변에 따르면서 상기 액자형 차광막 (53) 에 의해 덮이도록 형성되어 있다. 그리고, 이와 같이 화상 표시 영역 (10a) 의 양측에 형성된 2 개의 주사선 구동 회로 (104) 사이를 연결하기 위해, TFT 어레이 기판 (10) 의 나머지 1변에 따르면서 상기 액자형 차광막 (53) 에 의해 덮이도록 하여 복수의 배선 (105) 이 형성되어 있다.
또한, 대향 기판 (20) 의 4개의 코너부에는, 양 기판간의 상하 도통 단자로서 기능하는 상하 도통재 (106) 가 배치되어 있다. 한편, TFT 어레이 기판 (10) 에는 이들 코너부에 대향하는 영역에 있어서 상하 도통 단자가 형성되어 있다. 이들에 의해, TFT 어레이 기판 (10) 과 대향 기판 (20) 사이에서 전기적인 도통을 취할 수 있다.
도 2 에 있어서, TFT 어레이 기판 (10) 상에는, 화소 스위칭용의 TFT 나 주사선, 데이터선 등의 배선이 형성된 후의 화소 전극 (9a) 상에 배향막이 형성되어 있다. 한편, 대향 기판 (20) 상에는, 대향 전극 (21) 외에, 격자상 또는 스트라이프상의 차광막 (23), 또 최상층 부분에 배향막이 형성되어 있다. 또한, 액정층 (50) 은, 예를 들어 1 종 또는 수 종류의 네마틱 액정을 혼합한 액정으로 이루어지고, 이들 한 쌍의 배향막 사이에서 소정의 배향 상태를 취한다.
또, 도 1 및 도 2 에 나타낸 TFT 어레이 기판 (10) 상에는, 이들 데이터선 구동 회로 (101), 주사선 구동 회로 (104) 등에 추가하여, 화상 신호선 상의 화상 신호를 샘플링하여 데이터선에 공급하는 샘플링 회로, 복수의 데이터선에 소정 전압 레벨의 프리차지 신호를 화상 신호에 선행하여 각각 공급하는 프리차지 회로, 제조 도중이나 출하시의 당해 전기 광학 장치의 품질, 결함 등을 검사하기 위한 검사 회로 등을 형성해도 된다.
1-2: 화소부에서의 구성
이하에서는, 본 발명의 본 실시형태에서의 전기 광학 장치의 화소부에서의 구성에 관해서, 도 3 내지 도 6 을 참조하여 설명한다.
여기에 도 3 은, 전기 광학 장치의 화상 표시 영역을 구성하는 매트릭스형상으로 형성된 복수의 화소에 있어서의 각종 소자, 배선 등의 등가 회로이고, 도 4 는, 데이터선, 주사선, 화소 전극 등이 형성된 TFT 어레이 기판의 서로 인접하는 복수의 화소군의 평면도이다. 또한, 도 5 는, 도 4 의 A-A' 단면도이다. 또, 도 5 에 있어서는, 각 층ㆍ각 부재를 도면 상에서 인식 가능한 정도의 크기로 하기 위해 그 각 층ㆍ각 부재마다 축척을 다르게 하고 있다.
도 3 에 있어서, 본 실시형태에서의 전기 광학 장치의 화상 표시 영역을 구성하는 매트릭스형상으로 형성된 복수의 화소에는, 각각, 화소 전극 (9a) 과 당해 화소 전극 (9a) 을 스위칭 제어하기 위한 TFT (30) 가 형성되어 있고, 화상 신호가 공급되는 데이터선 (6a) 이 당해 TFT (30) 의 소스에 전기적으로 접속되어 있다. 데이터선 (6a) 에 기록된 화상 신호 (S1, S2, …, Sn) 는, 이 순서대로 선순차적으로 공급해도 상관없고, 서로 인접하는 복수의 데이터선 (6a) 끼리에 대하여 그룹마다 공급하도록 해도 된다.
또한, TFT (30) 의 게이트에 주사선 (3a) 이 전기적으로 접속되어 있고, 소정 타이밍으로, 주사선 (3a) 에 펄스적으로 주사 신호 (G1, G2, …, Gm) 를 이 순서대로 선순차적으로 인가하도록 구성되어 있다. 화소 전극 (9a) 은, TFT (30) 의 드레인에 전기적으로 접속되어 있고, 스위칭 소자인 TFT (30) 를 일정 기간만 그 스위치를 닫음으로써, 데이터선 (6a) 에서 공급되는 화상 신호 (S1, S2, …, Sn) 를 소정 타이밍으로 기록한다.
화소 전극 (9a) 을 통하여 전기 광학 물질의 일례로서의 액정에 기록된 소정 레벨의 화상 신호 (S1, S2, …, Sn) 는, 대향 기판에 형성된 대향 전극과의 사이에서 일정 기간 유지된다. 액정은, 인가되는 전압 레벨에 따라 분자 집합의 배향이나 질서가 변화함으로써, 광을 변조하여, 계조 표시를 가능하게 한다. 노멀리 화이트 모드이면, 각 화소의 단위에서 인가된 전압에 따라서 입사광에 대한 투과율이 감소하고, 노멀리 블랙 모드이면, 각 화소의 단위에서 인가된 전압에 따라서 입사광에 대한 투과율이 증가되고, 전체적으로 전기 광학 장치로부터는 화상 신호에 따른 콘트라스트를 갖는 빛이 출사한다.
여기서 유지된 화상 신호가 리크되는 것을 방지하기 위해서, 화소 전극 (9a) 와 대향 전극 사이에 형성되는 액정 용량과 병렬로 축적 용량 (70) 을 부가한다.
다음으로, 도 4 및 도 5 를 참조하여, 화소부의 구체적인 구성에 관해서 설명한다. 도 4 에 있어서, 전기 광학 장치의 TFT 어레이 기판 상에는, 매트릭스형상으로 복수의 투명한 화소 전극 (9a) (점선부 (9a') 에 의해 윤곽이 표시되어 있다) 이 형성되어 있고, 화소 전극 (9a) 의 종횡의 경계에 각각 따라서 데이터선 (6a) 및 주사선 (3a) 이 형성되어 있다.
또한, 반도체층 (1a) 중 도 4 중에서 오른쪽으로 올라가는 사선 영역으로 나타낸 채널 영역 (1a') 에 대향하도록 주사선 (3a) 이 배치되어 있고, 주사선 (3a) 은 게이트 전극을 포함한다. 이와 같이, 주사선 (3a) 과 데이터선 (6a) 이 교차하는 지점에는 각각, 채널 영역 (1a') 에 주사선 (3a) 의 일부가 게이트 전극으 로서 대향 배치된 화소 스위칭용 TFT (30) 가 형성되어 있다.
여기서 도 6 은, 도 5 에 나타내는, 데이터선 (6a) 과 TFT (30) 의 반도체층 (1a) 의 접속 부분의 구성을 보다 상세하게 나타내는 단면도이다. 도 5 및 도 6 에 나타내는 바와 같이, 데이터선 (6a) 은, 그 상면이 평탄화된 제 2 층간 절연층 (42) 을 하지(下地)로 하여 형성되어 있고, 제 2 층간 절연층 (42) 을 관통하는 컨택트홀 (81) 내에 형성된 데이터선 (6a) 의 일부가, 제 1 층간 절연층 (41) 을 관통하는 컨택트홀 (82) 내에서 제 1 층간 절연층 (41) 의 표면에 연속적으로 형성된 중계층 (71b) 을 통하여 TFT (30) 의 고농도 소스 영역 (1d) 에 접속되어 있다. 본 실시형태에서는, 데이터선 (6a) 은, 예를 들어 Al (알루미늄) 함유 재료, 혹은 Al 단일체를 재료로 사용하여 형성되어 있다. 또한, 중계층 (71b) 은, 바람직하게는 도전성의 폴리규소막을 사용하여 형성되어 있다.
또한, 도 5 에 있어서, 축적 용량 (70) 은, TFT (30) 의 고농도 드레인 영역 (1e) 및 화소 전극 (9a) 에 접속된 화소 전위측 용량 전극으로서의 하부 용량 전극 (71) 과, 고정 전위측 용량 전극으로서의 상부 용량 전극 (300) 의 일부가, 유전체막 (75) 을 사이에 두고 대향 배치됨으로써 형성되어 있다.
도 4 및 도 5 에 나타내는 바와 같이, 상부 용량 전극 (300) 은, 예를 들어 금속 또는 합금을 함유하는 도전성의 차광막으로 이루어지고, 상측 차광막 (내장 차광막) 의 일례로서 TFT (30) 의 상측에 형성되어 있다. 또한, 이 상부 용량 전극 (300) 은, 고정 전위측 용량 전극으로서도 기능한다. 상부 용량 전극 (300) 은, 예를 들어 Ti (티탄), Cr (크롬), W (텅스텐), Ta (탄탈), Mo (몰리브 덴), Pd (팔라듐) 등의 고융점 금속 중의 적어도 하나를 함유하는, 금속 단체, 합금, 금속 실리사이드, 폴리실리사이드, 이들을 적층한 것 등으로 이루어진다. 또는, 상부 용량 전극 (300) 은, Al (알루미늄), Ag (은) 등의 다른 금속을 함유해도 된다. 단, 상부 용량 전극 (300) 은, 예를 들어 도전성의 폴리규소막 등으로 이루어지는 제 1 막과 고융점 금속을 함유하는 금속 실리사이드막 등으로 이루어지는 제 2 막이 적층된 다층 구조를 가져도 된다.
한편, 하부 용량 전극 (71) 은, 예를 들어 도전성의 폴리규소막으로 이루어지고 화소 전위측 용량 전극으로서 기능한다. 하부 용량 전극 (71) 은, 화소 전위측 용량 전극으로서의 기능 외에, 상측 차광막으로서의 상부 용량 전극 (300) 과 TFT (30) 사이에 배치되는, 광 흡수층 또는 상측 차광막의 다른 예로서의 기능을 가지고, 또한, 화소 전극 (9a) 과 TFT (30) 의 고농도 드레인 영역 (1e) 을 중계 접속하는 기능을 가진다. 단, 하부 용량 전극 (71) 도, 상부 용량 전극 (300) 과 마찬가지로, 금속 또는 합금을 함유하는 단층막 또는 다층막으로 구성해도 된다.
용량 전극으로서의 하부 용량 전극 (71) 과 상부 용량 전극 (300) 사이에 배치되는 유전체막 (75) 은, 예를 들어 HTO (High Temperature Oxide) 막, LTO (Low Temperature Oxide) 막 등의 산화규소막, 또는 질화규소막 등으로 구성된다. 축적 용량 (70) 을 증대시키는 관점에서는, 막의 신뢰성이 충분히 얻어지는 한 유전체막 (75) 은 얇을수록 좋다.
또한 상부 용량 전극 (300) 은, 화소 전극 (9a) 이 배치된 화상 표시 영역에 서부터 그 주위에 연장 형성되고, 정전위원과 전기적으로 접속되어 고정 전위가 된다. 이러한 정전위원으로는, 주사선 구동 회로 (104) 나 데이터선 구동 회로 (101) 에 공급되는 정(正)전원이나 부(負)전원의 정전위원이어도 되고, 대향 기판 (20) 의 대향 전극 (21) 에 공급되는 정전위여도 상관없다.
한편, TFT (30) 의 하측에는, 하지 절연층 (12) 을 통하여 하측 차광막 (11a) 이 격자형상으로 형성되어 있다.
하측 차광막 (11a) 은, TFT 어레이 기판 (10) 측에서 장치 내로 입사되는 복귀광으로부터 TFT (30) 의 채널 영역 (1a') 및 그 주변을 차광하기 위해 형성되어 있다. 이 하측 차광막 (11a) 은, 상측 차광막의 일례를 구성하는 상부 용량 전극 (300) 과 마찬가지로, 예를 들어 Ti, Cr, W, Ta, Mo, Pd 등의 고융점 금속 중의 적어도 하나를 함유하는, 금속 단체, 합금, 금속 실리사이드, 폴리실리사이드, 이들을 적층한 것 등으로 이루어진다. 또, 하측 차광막 (11a) 에 대해서도, 그 전위 변동이 TFT (30) 에 대하여 악영향을 미치는 것을 피하기 위해, 상부 용량 전극 (300) 과 마찬가지로 화상 표시 영역에서부터 그 주위에 연장 설치하여 정전위원에 접속하면 된다.
하지 절연층 (12) 은, 하측 차광막 (11a) 으로부터 TFT (30) 를 층간 절연하는 기능 외에, TFT 어레이 기판 (10) 의 전체면에 형성됨으로써 TFT 어레이 기판 (10) 의 표면 연마시에 있어서의 거칠어짐이나, 세정 후에 남는 오염 등에 의해 화소 스위칭용 TFT (30) 의 특성 열화를 방지하는 기능을 갖는다.
화소 전극 (9a) 은, 하부 용량 전극 (71) 을 중계함으로써 컨택트홀 (83 및 85) 을 통하여 반도체층 (1a) 중 고농도 드레인 영역 (1e) 에 전기적으로 접속되어 있다. 한편, 본 실시형태에서는, 전술한 바와 같은 각종 기능을 갖는 하부 용량 전극 (71) 을 이용하면, 층간 거리가 예를 들어 2000㎚ 정도로 길더라도, 양자간을 하나의 컨택트홀로 접속하는 기술적 곤란성을 회피하면서 컨택트홀 및 홈에 의해 양자간을 양호하게 접속할 수 있고, 화소 개구율을 높이는 것이 가능해져, 컨택트홀의 구멍을 뚫을 때에 있어서의 에칭의 뚫고 나감 방지에도 도움이 된다.
도 4 및 도 5 에 나타내는 바와 같이, 전기 광학 장치는, 투명한 TFT 어레이 기판 (10) 과, 이것에 대향 배치되는 투명한 대향 기판 (20) 을 구비하고 있다. TFT 어레이 기판 (10) 은, 예를 들어 석영 기판, 유리 기판, 규소 기판으로 이루어지고, 대향 기판 (20) 은, 예를 들어 유리 기판이나 석영 기판으로 이루어진다.
TFT 어레이 기판 (10) 에는, 화소 전극 (9a) 이 형성되어 있고, 그 상측에는 러빙 처리 등의 소정의 배향 처리된 배향막 (16) 이 형성되어 있다. 화소 전극 (9a) 은 예를 들어 ITO (Indium Tin Oxide) 막 등의 투명 도전성막으로 이루어진다. 또 배향막 (16) 은 예를 들어 폴리이미드막 등의 유기막으로 이루어진다.
한편, 대향 기판 (20) 에는, 그 전체면에 걸쳐 대향 전극 (21) 이 형성되어 있고, 그 하측에는, 러빙 처리 등의 소정의 배향 처리된 배향막 (22) 이 형성되어 있다. 대향 전극 (21) 은 예를 들어 ITO 막 등의 투명 도전성막으로 이루어진다. 또 배향막 (22) 은 폴리이미드막 등의 유기막으로 이루어진다.
대향 기판 (20) 에는, 격자형상 또는 스트라이프형상의 차광막을 형성하도록 해도 된다. 이러한 구성을 채용함으로써, 상부 용량 전극 (300) 으로서 형성된 상측 차광막과 더불어, TFT 어레이 기판 (10) 측으로부터 입사광이 채널 영역 (1a') 내지 그 주변으로 침입하는 것을 보다 확실하게 저지할 수 있다. 한편, 대향 기판 (20) 상의 차광막은, 적어도 외광이 조사되는 면에 있어서 반사율이 높아지도록 형성함으로써, 전기 광학 장치의 온도 상승을 방지하는 기능을 한다.
이와 같이 구성되어, 화소 전극 (9a) 과 대향 전극 (21) 이 대면하도록 배치된 TFT 어레이 기판 (10) 과 대향 기판 (20) 사이에는 액정층 (50) 이 형성된다. 액정층 (50) 은, 화소 전극 (9a) 으로부터의 전계가 인가되어 있지 않은 상태로 배향막 (16 및 22) 에 의해 소정의 배향 상태를 취한다.
도 5에 있어서, 화소 스위칭용 TFT (30) 는, LDD (Lightly Doped Drain) 구조를 갖고 있으며, 주사선 (3a), 당해 주사선 (3a) 으로부터의 전계에 의해 채널이 형성되는 반도체층 (1a) 의 채널 영역 (1a'), 주사선 (3a) 과 반도체층 (1a) 을 절연하는 게이트 절연막을 포함하는 절연막 (2), 반도체층 (1a) 의 저농도 소스 영역 (1b) 및 저농도 드레인 영역 (1c), 반도체층 (1a) 의 고농도 소스 영역 (1d) 및 고농도 드레인 영역 (1e) 을 구비하고 있다.
주사선 (3a) 상에는, 고농도 소스 영역 (1d) 으로 통하는 컨택트홀 (82) 및 고농도 드레인 영역 (1e) 으로 통하는 컨택트홀 (83) 이 각각 뚫려 있는 제 1 층간 절연층 (41) 이 형성되어 있다.
제 1 층간 절연층 (41) 상에는 하부 용량 전극 (71) 및 상부 용량 전극 (300) 이 형성되어 있고, 이들 위에는, 컨택트홀 (81 및 85) 이 각각 뚫려 있는 제 2 층간 절연층 (42) 이 형성되어 있다.
제 2 층간 절연층 (42) 상에는 데이터선 (6a) 이 형성되어 있고, 이들 위에는, 하부 용량 전극 (71) 으로 통하는 컨택트홀 (85) 이 형성된 제 3 층간 절연층 (43) 이 형성되어 있다. 화소 전극 (9a) 은, 이와 같이 구성된 제 3 층간 절연층 (43) 의 상면에 형성되어 있다.
한편, 도 4 및 도 5 에 나타낸 바와 같이, 축적 용량 (70), 주사선 (3a), TFT (30) 등의 제 2 층간 절연층 (42) 하에 존재하는 각종 부재에 따라서 생기는 단차는, 제 2 층간 절연층 (42) 의 표면을 평탄화 처리함으로써 완화되어 있다. 예를 들어 이 평탄화는 CMP (Chemical Mechanical Polishing) 처리 등의 연마 처리, 또는 유기 SOG (Spin On Glass) 를 사용함으로써 실시된다. 단, 이와 같이 제 2 층간 절연층 (42) 에 평탄화 처리를 실시하는 것 대신에 또는 이에 추가하여, TFT 어레이 기판 (10), 하지 절연층 (12) 및 제 1 층간 절연층 (41) 중 적어도 하나에 홈을 파고, 축적 용량 (70), 주사선 (3a), TFT (30) 등을 매립함으로써 평탄화 처리하도록 해도 된다.
1-3: 주변 영역 상의 구성
이상 설명한 화소부에서의 구성은, 도 4 에 나타내는 바와 같이, 각 화소부에 있어서 공통이다. 도 1 및 도 2 를 참조하여 설명한 화상 표시 영역 (10a) 에는, 이러한 화소부에서의 구성이 주기적으로 형성되어 있게 된다. 한편, 이러한 전기 광학 장치에서는, 화상 표시 영역 (10a) 의 주위에 위치하는 주변 영역에, 도 1 및 도 2 를 참조하여 설명한 바와 같이 주사선 구동 회로 (104) 나 데이터선 구동 회로 (101) 등의 구동 회로가 형성되어 있다. 그리고, 이들 주사선 구동 회로 (104) 나 데이터선 구동 회로 (101) 는, 예를 들어 도 7 에 나타내는 복수의 스위칭 소자로서의 TFT 나 배선 등으로 구성되어 있다. 여기에 도 7 은, 주변 영역 상에 형성되는 스위칭 소자의 일례인 CMOS 형 TFT 의 실제적인 구조를 나타내는 단면도이다.
도 7 에 있어서, CMOS 형 TFT 는, p 채널형 TFT (402p) 와 n 채널형 TFT (402n) 를 포함하고, 이들 각각은, 반도체층 (420), 게이트 절연막을 포함하는 절연막 (2), 게이트 전극막 (116), 반도체층 (420) 의 드레인 및 소스에 접속되는 각종 배선 (422a 내지 422c) 으로 이루어진다. 그리고, 도 7 에 있어서는, 부호 12, 41, 42, 및 43 등으로 나타내고 있는 것에서 알 수 있듯이, 당해 CMOS 형 TFT 및 그 상층의 구축물은, 도 5 에 나타낸 화소부에서의 구성과 동일한 기회에 형성되어 있는 것이다. 즉, 반도체층 (420) 은 TFT (30) 의 반도체층 (1a) 과 동일한 기회에 형성되어 있고, 게이트 전극막 (116) 은 주사선 (3a) 과 동일한 기회에 형성되어 있다는 것이다. 한편, 도 7 에 나타내는 배선 (422a 내지 422c) 도, 도 5 에 나타내는 데이터선 (6a) 과 동일한 기회에 형성되어 있다. 이에 추가하여, 도 7 에서는 도시되어 있지 않지만, 도 5 에 있어서의 하부 용량 전극 (71) 이나 상부 용량 전극 (300) 과 동일한 기회에 박막을 형성하고, 이것도 CMOS 형 TFT 의 구성의 일부로 해도 (예를 들어 배선으로서 이용하는 등) 됨은 물론이다.
이와 같이, 화소부에서의 구성과 주변 영역에서의 CMOS 형 TFT 등의 각종 회로 소자 및 배선 등을 동일한 기회에 형성하는 구성에 의하면, 이들을 따로따로 형성하는 양태와 비교하여, 그 제조 공정의 간략화, 또는 생략화 등을 달성할 수 있 다.
그리고, 본 실시형태에서는 특히, 이러한 회로 소자로서의 CMOS 형 TFT 의 반도체층 (420) 과 배선 (422a 내지 422c) 은, 화소부에서의 TFT (30) 의 반도체층 (1a) 과 데이터선 (6a) 과 마찬가지로, 제 1 및 제 2 층간 절연층 (41 및 42) 에 의해 서로 층간 절연되어 있다. 이러한 구성에 의하면, 본 발명에 관한 「상부 층간 절연층」은 제 2 층간 절연층 (42) 에 상당하고, 본 발명에 관한 「하부 층간 절연층」은 제 1 층간 절연층 (41) 에 상당하고, 본 발명에 관한 「상부 도전층」은 배선 (422a 내지 422c) 의 각각에 상당하고, 본 발명에 관한 「하부 도전층」은 반도체층 (420) 에 상당한다. 그리고, 제 2 층간 절연층 (42) 의 표면에서부터, 제 1 및 제 2 층간 절연층 (41 및 42) 을 관통하여, 반도체층 (420) 표면에 도달하는 컨택트홀 (183a 내지 183d) 이 뚫려 있다.
여기서 도 8 은, 배선 (422a 내지 422c) 과 반도체층 (420) 의 접속부분의 구성을 보다 상세하게 나타내는 단면도이다. 도 8 에는, 배선 (422a 내지 422c) 중 어느 하나에 해당하는 배선 (422) 을 나타내고, 컨택트홀 (183a 내지 183d) 중 어느 하나에 해당하는 컨택트홀 (183) 을 나타내고 있다. 도 8 에 나타내는 바와 같이, 반도체층 (420) 표면에서부터 컨택트홀 (183) 내에 연속적으로 배선 (422) 의 일부가 형성되어 있다. 본 실시형태에서, 컨택트홀 (183) 은 후술하는 바와 같은 특징적인 제조 방법에 의해 형성되어 있기 때문에, 배선 (422) 의 컨택트홀 (183) 내에서의 단선 불량을 방지할 수 있다. 따라서, 이와 같이 주사선 구동 회로 (104) 나 데이터선 구동 회로 (101) 에 있어서의 단선 불량을 방 지하는 것이 가능하기 때문에, 본 실시형태에서는, 장치의 신뢰성이 높은 전기 광학 장치를 실현할 수 있다.
1-4: 전기 광학 장치의 제조 방법
이하에서는, 상기 서술한 실시형태의 전기 광학 장치의 제조 프로세스에 관해서 도 9 내지 도 13 을 참조하여 설명한다. 도 9 는, 제조 프로세스의 각 공정에서의 도 6 에 나타내는 단면의 구성을 순서를 좇아 나타내는 공정도이고, 도 10 내지 도 13 은, 제조 프로세스의 각 공정에서의 도 8 에 나타내는 단면의 구성을 순서를 좇아 나타내는 공정도이다. 한편, 이하에 있어서는, 본 실시형태에서 특징적인, 화소부의 데이터선 (6a) 및 TFT (30) 의 반도체층 (1a) 과의 접속 부분의 형성, 및 주변 영역의 배선 (422) 및 반도체층 (420) 의 접속 부분의 형성에 대해서만 특별하게 자세히 설명하는 것으로 하고, 그 이외의 주사선 (3a), 반도체층 (1a), 게이트 전극 (3a), 축적 용량 (70) 이나 데이터선 (6a) 등의 제조 공정에 관해서는 생략하는 것으로 한다.
먼저, 화소부에 있어서, 데이터선 (6a) 과 TFT 의 반도체층 (1a) 을 전기적으로 접속하기 위한 컨택트홀 (81 및 82) 의 제조 프로세스에 관해서, 도 9 를 참조하여 설명한다.
도 9(a) 에 있어서, TFT 어레이 기판 (10) 상에, 하측 차광막 (11a) 이나 하지 절연층 (12), TFT (30) 가 형성되어 있다. 그리고, TFT (30) 상에, 제 1 층간 절연층 (41) 을, 예를 들어 상압 또는 감압 CVD (Chemical Vapor Deposition) 법 등에 의해 TEOS 가스 등을 사용하여 NSG (논실리케이트 유리) 나 BPSG (보론인 실리케이트 유리) 등의 실리케이트 유리막으로서 형성한다.
그 후, 도 9(b) 에 있어서, 예를 들어 건식 에칭법에 의해 제 1 층간 절연층 (41) 을 관통하는 컨택트홀 (82) 을 뚫고, 컨택트홀 (82) 내에서부터 제 1 층간 절연층 (41) 의 표면에 연속적으로, 예를 들어 폴리규소막을 형성하고, 이 폴리규소막을 도전화한 후, 예를 들어 포토리소그래피법 및 에칭법에 의해 패터닝하여 중계층 (71b) 을 형성한다. 한편, 컨택트홀 (82) 의 직경 (R4) 은, 예를 들어 1.5[㎛] 정도이다.
계속해서, 도 9(c) 에 있어서, 제 1 층간 절연층 (41) 상에, 예를 들어 상압 또는 감압 CVD 법 등에 의해 NSG 나 BPSG 등의 실리케이트 유리막으로서 제 2 층간 절연층 (42) 을 형성한 후, 예를 들어 건식 에칭법 또는 습식 에칭법에 추가하여 건식 에칭법에 의해, 제 2 층간 절연층 (42) 을 관통하여 중계층 (71b) 표면에 도달하는 컨택트홀 (81) 을 뚫는다. 한편, 컨택트홀 (81) 의 직경 (R3) 은, 예를 들어 2.5[㎛] 정도이다.
여기서, 제 1 층간 절연층 (41) 또는 제 2 층간 절연층 (42) 을 BPSG 막으로서 형성한 경우에는, 제 1 층간 절연층 (41) 과 제 2 층간 절연층 (42) 의 계면의 막질이 불안정하게 되어 있다.
그러나, 제 2 층간 절연층 (42) 을 관통하는 컨택트홀 (81) 을 뚫을 때에, 제 2 층간 절연층 (42) 의 증착 초기의 불안정한 막질부를 습식 에칭액에 노출시키지 않도록 함으로써, 그 계면에 패임이 생기는 것을 방지할 수 있다.
그 후, 제 2 층간 절연층 (42) 표면에, 예를 들어 스퍼터링법에 의해, 예를 들어 데이터선 (6a) 을 형성하기 위한 재료막을 형성하고, 예를 들어 포토리소그래피법 및 에칭법에 의해 패터닝하여 데이터선 (6a) 를 형성한다.
다음으로, 주변 영역에 있어서 배선 (422) 과 반도체층 (420) 을 전기적으로 접속하기 위한 컨택트홀 (183) 의 제조 프로세스에 관해서, 도 10 내지 도 13 을 참조하여 설명한다.
먼저, 도 10(a) 에 있어서, TFT 어레이 기판 (10) 상에, 하지 절연층 (12) 이나 p 채널형 TFT (402p) 및 n 채널형 TFT (402n) 가 형성되고, 또, p 채널형 TFT (402p) 및 n 채널형 TFT (402n) 상에, 제 1 층간 절연층 (41) 및 제 2 층간 절연층 (42) 이 형성되어 있다. 이 상태로, 제 2 층간 절연층 (42) 상에, 예를 들어 레지스트 (800a) 를 형성하고, 그 레지스트 (800a) 를 포토리소그래피법을 사용하여 패터닝하여, 컨택트홀 (183) 의 형성 위치에 대응하는 지점에 개구부 (800ab) 를 형성한다. 한편, 개구부 (800ab) 의 직경 (R1) 은 예를 들어 4.5[㎛] 정도이다.
그 후, 도 10(b) 에 있어서, 레지스트 (800a) 의 개구부 (800ab) 를 통하여, 제 1 층간 절연층 (41) 및 제 2 층간 절연층 (42) 에 대하여 제 1 에칭 처리하여 제 1 구멍 (185a) 을 뚫는다. 여기서, 제 1 에칭 처리는, 제 1 구멍 (185a) 의 초기 구멍을 습식 에칭법에 의해 뚫고, 이렇게 형성한 초기 구멍을 건식 에칭법에 의해 파내려감으로써 실시한다. 또는 제 1 에칭 처리를 건식 에칭법에 의해 실시한다. 이렇게 해서 형성된 제 1 구멍 (185a) 의 바닥부는 제 1 층간 절연층 (41) 내에 위치함과 함께, 제 1 구멍 (185a) 의 측벽의 일부는 제 1 층간 절연층 (41) 및 제 2 층간 절연층 (42) 의 계면에 위치한다.
그리고, 제 1 구멍 (185a) 에서의, 제 1 층간 절연층 (41) 과 제 2 층간 절연층 (42) 의 계면에 위치하는 측벽의 일부는, 기판면에 수직인 방향으로 지향성을 갖는 건식 에칭법에 의해 형성된다. 따라서, 제 1 층간 절연층 (41) 또는 제 2 층간 절연층 (42) 이, 예를 들어 BPSG 막과 같이 증착 초기의 막질이 불안정한 막에 의해 형성되는 경우에도, 제 1 구멍 (185a) 에서의, 제 1 층간 절연층 (41) 과 제 2 층간 절연층 (42) 의 계면에 위치하는 측벽의 일부에 패임이 생기는 것을 방지하는 것이 가능해진다.
또, 제 1 구멍 (185a) 의 직경은, 개구부 (800ab) 의 직경 (R1) 에 대응하여 예를 들어 4.5[㎛] 정도로 형성되는 동시에, 제 1 에칭 처리에서의 처리 시간을 조정함으로써, 제 1 구멍 (185a) 의 깊이 (D1) 를 예를 들어 1.0[㎛] 정도로 하여 형성한다. 이것에 의해, 애스펙트비는 1/4 정도가 된다. 한편, 본 실시형태에서는, 애스펙트비는 후술하는 바와 같이 제 1 구멍 (185a) 내에서의 레지스트 (800b) 의 두께 (a1) 를 확보하기 위해 1/4 이하의 값으로 하는 것이 바람직하다.
계속해서, 도 11(a) 에 있어서, 제 2 층간 절연층 (42) 의 표면에 본 발명에 관한 「보호막」에 상당하는 레지스트 (800b) 를 형성하고, 그 레지스트 (800b) 를 포토리소그래피법을 사용하여 패터닝함으로써, 레지스트 (800b) 의 표면에서부터 제 1 구멍 (185a) 의 바닥부에 도달하는 작은 구멍 (186) 을 뚫는다. 한편, 작은 구멍 (186) 의 직경 (R2) 은, 예를 들어 1.5[㎛] 정도이다.
작은 구멍 (186) 을 형성한 후, 제 1 구멍 (185a) 에서의 제 1 층간 절연층 (41) 과 제 2 층간 절연층 (42) 의 계면에 위치하는 측벽의 일부에 추가하여, 제 2 층간 절연층 (42) 의 표면은 레지스트 (800b) 에 의해 덮힌 상태가 된다. 여기서, 전술한 바와 같이 제 1 구멍 (185a) 을 형성할 때에 애스펙트비를 조정함으로써, 제 1 구멍 (185a) 내에 형성된 레지스트 (800b) 의 두께 (a1) 를, 후술하는 제 2 에칭 처리에서 에칭액이 스며드는 것에 의해, 제 1 구멍 (185a) 에 있어서, 제 1 층간 절연층 (41) 과 제 2 층간 절연층 (42) 의 계면에 위치하는 측벽의 일부에 패임이 생기는 것을 방지 가능한 값, 예를 들어 1.75[㎛] 정도로서 확보하는 것이 가능해진다. 한편, 이러한 레지스트 (800b) 의 두께 (a1) 는, 1.0[㎛] 이상으로 하는 것이 바람직하다.
그 후, 도 11(b) 에 있어서, 제 1 층간 절연층 (41) 에 대하여, 습식 에칭법, 또는 건식 에칭법에 추가하여 습식 에칭법을 사용하여 제 2 에칭 처리하여, 레지스트 (800b) 의 작은 구멍 (186) 내에 노출된 제 1 구멍 (185a) 의 바닥부로부터 제 1 층간 절연층 (41) 및 절연막 (2) 을 관통하는 제 2 구멍 (185b) 을 뚫는다. 이것에 의해, 제 2 층간 절연층 (42) 의 표면에서부터, 제 2 층간 절연층 (42) 및 제 1 층간 절연층 (41) 을 관통하여 반도체층 (420) 의 표면에 도달하는 컨택트홀 (183) 을 형성한다.
여기서, 제 2 에칭 처리에서는, 예를 들어 매엽식 장치를 사용하여 습식 에칭법을 실시한다. 또는, 예를 들어 제 2 구멍 (185b) 의 초기 구멍을 건식 에칭법에 의해 뚫고, 이렇게 형성한 초기 구멍을 습식 에칭법에 의해서 파내려감으로써 제 2 구멍 (185b) 을 뚫는다. 이 때, 제 1 구멍 (185a) 에서의 제 1 층간 절연층 (41) 과 제 2 층간 절연층 (42) 의 계면에 위치하는 측벽의 일부는 레지스트 (800b) 에 의해 보호되어 있다. 따라서, 제 1 층간 절연층 (41) 또는 제 2 층간 절연층 (42) 이, 예를 들어 BPSG 막과 같이 증착 초기의 막질이 불안정한 막에 의해 형성되는 경우도, 제 1 층간 절연층 (41) 및 제 2 층간 절연층 (42) 의 계면에 에칭액이 스며들어 그 계면에 패임이 생기는 것을 방지할 수 있다.
또한, 제 2 에칭 처리에 있어서, 바람직하게는 제 1 구멍 (185a) 의 바닥부와 레지스트 (800b) 의 접촉부로부터 제 1 구멍 (185a) 의 측벽과 레지스트 (800b) 의 접촉부로 에칭액이 스며들지 않도록 습식 에칭법에 의한 처리 시간을 조정한다. 또, 상기 서술한 바와 같이 매엽식 장치를 사용하는 것에 의해서도, 보다 확실하게 제 1 구멍 (185a) 의 바닥부와 레지스트 (800b) 의 접촉부로부터 제 1 구멍 (185a) 의 측벽과 레지스트 (800b) 의 접촉부로 에칭액이 스며드는 것을 방지할 수 있다.
또한, 전술한 바와 같이, 제 1 구멍 (185a) 내에 형성된 레지스트 (800b) 의 두께 (a1) 를 조정함으로써, 제 2 에칭 처리 후, 제 1 구멍 (185a) 의 바닥부를 도 11(a) 를 참조하여 설명한 공정에서 발생하는, 작은 구멍 (186) 과 제 1 구멍 (185a) 의 위치 어긋남 분 (b1), 예를 들어 0.2[㎛] 내지 0.3[㎛] 정도를 적어도 남길 수 있다.
도 12 에는, 제 2 에칭 처리 후, 제 1 구멍 (185a) 의 바닥부의 두께가 전술한 값 (b1) 보다 작아지는 경우의 구성을 나타내고 있다. 제 1 구멍 (185a) 의 바닥부의 두께가 전술한 값 (b1) 보다 작아지면, 제 1 구멍 (185a) 의 바닥부와 레지스트 (800b) 의 접촉부로부터 제 1 구멍 (185a) 의 측벽과 레지스트 (800b) 의 접촉부로 에칭액이 스며들어, 도 12 에 나타내는 바와 같이, 제 1 구멍 (185a) 에 있어서, 제 1 층간 절연층 (41) 과 제 2 층간 절연층 (42) 의 계면에 위치하는 측벽의 일부에 패임이 생길 우려가 있다.
따라서, 제 2 에칭 처리에 있어서의 습식 에칭법에 의한 처리 시간을 조정하거나, 매엽식 장치를 사용하는 것에 추가하여, 제 1 구멍 (185a) 의 바닥부를 전술한 값 (b1) 으로 함으로써, 이러한 패임이 생기는 것을 확실하게 방지할 수 있다.
도 11(b) 에 나타내는 제 2 구멍의 직경은, 작은 구멍의 직경 (R2) 에 대응하여 예를 들어 1.5[㎛] 정도가 된다. 여기서, 제 1 층간 절연층 (41) 을 NSG 막으로서 형성하고, 제 2 층간 절연층 (42) 을 BPSG 막으로서 형성한 경우에는, 제 1 층간 절연층 (41) 쪽이 제 2 층간 절연층 (42) 과 비교하여 습식 에칭법에 있어서의 에칭 레이트가 커진다. 이 경우에도, 제 2 구멍 (185b) 의 직경을 제 1 구멍 (185a) 의 직경보다 작은 값으로 하여 구멍을 뚫는 것이 가능해진다.
그 후, 도 13 에 있어서, 제 2 층간 절연층 (42) 의 표면에서부터 레지스트 (800b) 를 제거한 후, 화소부에서의 데이터선 (6a) 과 마찬가지로 제 2 층간 절연층 (42) 표면에 배선 (422) 을 형성한다.
따라서, 도 13 에 나타내는 바와 같이, 제 1 층간 절연층 (41) 과 제 2 층간 절연층 (42) 의 계면에 위치하는 측벽의 일부에 패임이 생기지 않은 상태에 있는 컨택트홀 (183) 내에 배선 (422) 의 일부가 형성된다. 또한, 제 2 구멍 (185b) 의 직경을 제 1 구멍 (185a) 의 직경보다 작은 값으로 함으로써, 컨택트홀 (183) 내에서의 배선 (422) 의 커버리지를 향상시킬 수 있다. 따라서, 컨택트홀 (183) 내에서의 배선 (422) 의 단선 불량을 방지할 수 있고, 전기 광학 장치의 제조 공정에서의 수율을 향상시키는 것이 가능해진다.
한편 본 실시형태에서는, 배선 (422) 을, 컨택트홀 (183) 내에서 제 2 층간 절연층 (42) 상에 연속적으로 형성하는 대신에, 컨택트홀 (183) 내에 도전막을 형성하여 플러그를 형성하고, 이 플러그에 접속되도록 배선 (422) 을 형성하도록 해도 된다.
2: 제 2 실시형태
다음으로, 본 발명의 전기 광학 장치에 관한 제 2 실시형태에 관해서 설명한다. 제 2 실시형태에 있어서, 전기 광학 장치는, 제 1 실시형태와 비교하여 도 8 을 참조하여 설명한 컨택트홀 (183) 의 구성이 다르다. 따라서, 이하에서는, 전기 광학 장치의 구성 및 제조 방법에 관해서 제 1 실시형태와 다른 점에 관해서만 도 14 및 도 15 를 참조하여 설명한다. 여기에, 도 14 는 주변 영역에서의 컨택트홀 (183) 의 구성을 보다 상세하게 나타내는 단면도이고, 도 15 는 제조 프로세스의 각 공정에서의 도 14 에 나타내는 단면의 구성을 순서를 좇아 나타내는 공정도이다. 한편, 제 1 실시형태와 동일한 구성에 관해서는 동일한 부호를 붙여서 나타내고, 중복되는 설명은 생략한다.
제 2 실시형태에 있어서, 컨택트홀 (183) 은 후술하는 특징적인 제조 방법에 의해 형성되기 때문에, 도 14 에 나타내는 바와 같이, 컨택트홀 (183) 의 측벽에는 제 1 층간 절연층 (41) 및 제 2 층간 절연층 (42) 의 계면을 보호하는 보호막 (800c) 이 남겨져 있다. 보호막 (800c) 은, 예를 들어 산화막, 폴리규소막, 혹 은 질화막으로서 형성된다.
다음으로, 도 15 를 참조하여, 제 2 실시형태에 있어서의 전기 광학 장치의 제조 방법에 관해서 설명한다.
도 15(a) 에 있어서, 제 1 층간 절연층 (41) 및 제 2 층간 절연층 (42) 에 제 1 구멍 (185a) 이 형성된 상태로, 제 2 층간 절연층 (42) 표면에 보호막 (800c) 을 형성한다.
계속해서 도 15(b) 에 있어서, 보호막 (800c) 을, 기판면에 수직인 방향으로 지향성을 갖는 건식 에칭법에 의해 전체면 에칭하여 보호막 (800c) 의 표면에서부터 제 1 구멍 (185a) 의 바닥부에 도달하는 작은 구멍 (186) 을 뚫는다.
그 후, 도 15(c) 에 있어서, 제 2 에칭 처리에서 습식 에칭법을 제 1 층간 절연층 (41) 에 대하여 실시하여, 보호막 (800c) 의 작은 구멍 (186) 내에 노출된 제 1 구멍 (185a) 의 바닥부에서부터 제 1 층간 절연층 (41) 및 절연막 (2) 을 관통하는 제 2 구멍 (185b) 을 뚫는다. 한편, 도 15(b) 와 도 15(c) 에 나타낸 바와 같이, 제 1 구멍 (185a) 내에 형성된 보호막 (800c) 의 측벽은, 전체면 에칭 및 제 2 에칭 처리하면 제 1 구멍 (185a) 을 향하여 후퇴하게 된다.
여기서, 레지스트 (800b) 와 비교하여, 제 1 구멍 (185a) 의 측벽 및 바닥부와, 보호막 (800c) 과의 밀착성이 양호하다. 따라서, 제 2 구멍 (185b) 을 뚫을 때에, 제 1 구멍 (185a) 의 바닥부와 보호막 (800c) 의 접촉부에서부터 제 1 구멍 (185a) 의 측벽과 보호막 (800c) 의 접촉부로 에칭액이 스며드는 것을 보다 확실하게 방지할 수 있다. 따라서, 제 1 구멍 (185a) 에서의 제 1 층간 절연층 (41) 과 제 2 층간 절연층 (42) 의 계면에 위치하는 측벽의 일부로 에칭액이 스며들어 그 계면에 패임이 생기는 것을 방지할 수 있다.
계속해서, 컨택트홀 (183) 내에서부터 보호막 (800c) 상에 연속적으로 배선 (422) 을 형성한다. 따라서, 보호막 (800c) 을 제거하지 않아도 되기 때문에, 전기 광학 장치의 제조 공정에서의 공정수를 삭감하는 것이 가능해진다.
3; 전자기기
다음으로, 상기 서술한 전기 광학 장치인 액정 장치를 각종 전자기기에 적용한 경우에 관해서 설명한다.
3-1: 프로젝터
우선, 이 액정 장치를 라이트 밸브로서 사용한 프로젝터에 대해서 설명한다. 도 16 은 프로젝터의 구성예를 나타내는 평면 배치도이다. 이 도면에 나타내는 바와 같이, 프로젝터 (1100) 의 내부에는 할로겐 램프 등의 백색 광원으로 이루어지는 램프 유닛 (1102) 이 형성되어 있다. 이 램프 유닛 (1102) 으로부터 출사된 투사광은, 라이트 가이드 (1104) 내에 배치된 4 장의 미러 (1106) 및 2 장의 다이크로익 미러 (1108) 에 의해 RGB 의 3 원색으로 분리되고, 각 원색에 대응하는 라이트 밸브로서의 액정 패널 (1110R, 1110B 및 1110G) 로 입사된다.
액정 패널 (1110R, 1110B 및 1110G) 의 구성은 상기 서술한 액정 장치와 동일하고, 화상 신호 처리 회로로부터 공급되는 R, G, B 의 원색 신호에 의해 각각 구동되는 것이다. 그리고 이들 액정 패널에 의해 변조된 광은, 다이크로익 프리즘 (1112) 에 3 방향으로부터 입사된다. 그리고, 이 다이크로익 프리즘 (1112) 에 있어서, R 색 및 B 색 광은 90도로 굴절되는 한편, G 색 광은 직진한다. 따라서, 각 색의 화상이 합성된 결과, 투사 렌즈 (1114) 를 통해 스크린 등에 컬러 화상이 투사되게 된다.
여기서 액정 패널 (1110R, 1110B 및 1110G) 에 의한 표시 이미지에 대해 주목하면, 액정 패널 (1110G) 에 의한 표시 이미지는 액정 패널 (1110R, 1110B) 에 의한 표시 이미지에 대하여 좌우 반전시킬 필요가 있다.
한편, 액정 패널 (1110R, 1110B 및 1110G) 에는, 다이크로익 미러 (1108) 에 의해 R, G, B 의 각 원색에 대응하는 광이 입사되기 때문에, 컬러 필터를 형성할 필요는 없다.
3-2: 모바일형 컴퓨터
다음으로, 액정 장치를 모바일형 PC 에 적용한 예에 대해서 설명한다. 도 17 은, 이 PC 의 구성을 나타내는 사시도이다. 도면에 있어서, 컴퓨터 (1200) 는 키보드 (1202) 를 구비한 본체부 (1204) 와, 액정 표시 유닛 (1206) 으로 구성되어 있다. 이 액정 유닛 (1206) 은, 앞서 서술한 액정 장치 (1005) 의 배면에 백라이트를 부가함으로써 구성되어 있다.
3-3: 휴대전화
또, 액정 장치를 휴대전화에 적용한 예에 대해서 설명한다. 도 18 은, 이 휴대전화의 구성을 나타내는 사시도이다. 도면에서, 휴대전화 (1300) 는, 복수의 조작 버튼 (1302) 과 함께 반사형 액정 장치 (1005) 를 구비하는 것이다. 이 반사형 액정 장치 (1005) 에 있어서는, 필요에 따라 그 앞면에 프론트 라이트가 형성된다.
또 도 16 내지 도 18 을 참조하여 설명한 것 외에도, 액정 텔레비전, 뷰파인더형, 모니터 직시형 비디오 테이프 레코더, 카 네비게이션 장치, 페이저, 전자수첩, 전자 탁상 계산기, 워드 프로세서, 워크 스테이션, 텔레비전 전화, POS 단말, 터치 패널을 구비한 장치 등을 들 수 있다. 그리고, 이들 각종 전자기기에 적용 가능한 것은 물론이다.
본 발명은 상기 서술한 실시형태에 한정되는 것은 아니고, 청구의 범위 및 명세서 전체로부터 판독할 수 있는 발명의 요지 또는 사상에 반하지 않는 범위에서 적절하게 변경 가능하며, 그러한 변경을 수반하는 반도체 장치 및 그 제조 방법, 그리고 그 전기 광학 장치를 구비하여 이루어지는 전자기기도 또한 본 발명의 기술적 범위에 포함되는 것이다.
이상, 본 발명에 따르면, 기판 상의 주변 영역에 형성된 구동 회로에서의 배선 등의 단선 불량을 방지하여, 장치의 신뢰성이 높은 전기 광학 장치를 실현할 수 있다.

Claims (15)

  1. 반도체 장치의 제조 방법으로서,
    기판 상에, 복수의 도전층을 형성하는 공정;
    상기 복수의 도전층 중, 상기 기판 상에 있어서 상대적으로 하층측에 형성된 하부 도전층 및 상대적으로 상층측에 형성된 상부 도전층 사이를 층간 절연하도록 복수의 층간 절연층을 각각 형성하는 공정;
    상기 복수의 층간 절연층 중, 상대적으로 하층측에 형성된 하부 층간 절연층 및 상대적으로 상층측에 형성된 상부 층간 절연층에 대해서, 상기 상부 층간 절연층을 관통하여 상기 하부 층간 절연층 내에 도달하는 제 1 구멍을, 적어도 상기 제 1 구멍 내에서의 상기 상부 층간 절연층과 상기 하부 층간 절연층의 계면에 위치하는 측벽의 일부를 건식 에칭법에 의해 형성하여 구멍을 뚫는 공정;
    상기 측벽 중 적어도 상기 계면에 위치하는 일부를 덮는 보호막을 형성하는 공정;
    상기 보호막이 형성된 상기 제 1 구멍을 통하여 상기 하부 층간 절연층을 관통하는 제 2 구멍을 에칭법을 사용하여 뚫고, 상기 하부 층간 절연층보다 하층에 위치하는 상기 하부 도전층의 표면에 도달하는 컨택트홀을 형성하는 공정; 및
    상기 형성된 컨택트홀을 통하여 상기 하부 도전층 및 상기 상부 도전층을 서로 전기적으로 접속하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 보호막을 형성하는 공정은, 상기 보호막으로서 레지스트를 형성하고,
    상기 컨택트홀을 형성하는 공정은, 상기 제 2 구멍을 뚫은 후에 상기 레지스트를 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 보호막은, 상기 컨택트홀의 측벽의 적어도 일부로서 남겨지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 구멍을 뚫는 공정은, 건식 에칭법, 또는 건식 에칭법에 추가로 습식 에칭법을 사용하여 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 구멍을 뚫는 공정은, 상기 제 1 구멍의 가장자리에서의 직경과 상기 제 1 구멍의 깊이에 의해 규정되는 애스펙트비가 1/4 이하의 값이 되도록, 상기 제 1 구멍의 직경 및 깊이를 제어하여 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 보호막을 형성하는 공정은, 상기 보호막에 의해 상기 제 1 구멍의 가장자리에서의 직경보다 소직경으로서, 상기 보호막의 표면에서부터 상기 제 1 구멍의 바닥부에 도달하는 작은 구멍을 상기 제 1 구멍 내에 형성하는 공정을 포함하고,
    상기 컨택트홀을 형성하는 공정은, 상기 작은 구멍 내에 노출된 상기 제 1 구멍의 바닥부의 표면에서부터 상기 하부 층간 절연층을 관통하도록 상기 제 2 구멍을 뚫는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 컨택트홀을 형성하는 공정에 있어서, 상기 제 1 구멍의 바닥부가 적어도 상기 작은 구멍과 상기 제 1 구멍의 위치 어긋남 분만큼만 남도록, 상기 제 2 구멍을 뚫는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 컨택트홀을 형성하는 공정에 있어서, 상기 제 2 구멍을 뚫을 때, 매엽식 (枚葉式) 장치를 사용하여 습식 에칭법을 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 컨택트홀을 형성하는 공정에 있어서, 상기 제 2 구멍을 뚫을 때, 상기 에칭법으로서 습식 에칭법 및 건식 에칭법을 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 복수의 층간 절연층을 각각 형성하는 공정에서, 상기 하부 층간 절연층을, 상기 상부 층간 절연층과 비교하여, 상기 컨택트홀을 형성하는 공정에서 상기 제 2 구멍을 뚫을 때에 사용되는 습식 에칭법에 있어서의 에칭 레이트가 상대적으로 큰 재료를 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 복수의 도전층을 형성하는 공정은,
    상기 하부 도전층으로서 박막 트랜지스터의 반도체층을 형성하는 공정;
    상기 반도체층 상에 상기 박막 트랜지스터의 게이트 절연막을 형성한 후, 상기 게이트 절연막 상에 상기 박막 트랜지스터의 게이트 전극을 형성하는 공정; 및
    상기 상부 도전층으로서, 상기 반도체층에 전기적으로 접속되는 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 1 항 내지 제 3 항 중 어느 한 항에 기재된 반도체 장치의 제조 방법에 의해 제조되는 반도체 장치.
  13. 제 11 항에 기재된 반도체 장치의 제조 방법을 사용하여 전기 광학 장치를 제조하는 전기 광학 장치의 제조 방법으로서,
    상기 기판 상의 화상 표시 영역에 복수의 화소부를 형성하는 공정; 및
    상기 화상 표시 영역의 주변에 위치하는 주변 영역에 상기 박막 트랜지스터 및 상기 배선을 형성함으로써, 상기 복수의 화소부를 각각 구동하기 위한 구동 회로를 형성하는 공정을 포함하는 것을 특징으로 하는 전기 광학 장치의 제조 방법.
  14. 제 13 항에 기재된 전기 광학 장치의 제조 방법에 의해 제조된 전기 광학 장치.
  15. 제 14 항에 기재된 전기 광학 장치를 구비하여 이루어지는 것을 특징으로 하는 전자기기.
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