KR100618767B1 - 반도체 소자의 제조방법 - Google Patents
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- H01L29/66477—
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Abstract
본 발명은 금속 실리사이드층과 다결정 실리콘층으로 구성되는 게이트 전극의 형성시 게이트 절연막의 손상을 최소화함과 동시에 상기 게이트 절연막 상에 다결정 실리콘층이 잔존하지 않도록 하는 반도체 소자의 제조방법에 관한 것으로서,
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 게이트 절연막을 형성하는 단계;와, 상기 게이트 절연막 상에 다결정 실리콘층 및 금속 실리사이드층을 순차적으로 적층하는 단계;와, 상기 금속 실리사이드층 상에 게이트 전극 형성 영역에 상응하는 하드 마스크층을 형성하는 단계;와, 상기 하드 마스크층을 식각 마스크로 이용하여 상기 금속 실리사이드층을 식각하는 단계;와, 상기 하드 마스크층을 식각 마스크로 이용하여 상기 게이트 절연막을 노출하도록 상기 다결정 실리콘층을 식각하여 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
실리사이드, 텅스텐, 게이트 전극
Description
도 1a 내지 1c는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도
도 2a 및 2b는 종래 기술에 따른 반도체 소자의 구조를 나타낸 SEM 사진.
도 3a 내지 3d는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
도 4a 및 4b는 본 발명에 따른 반도체 소자의 구조를 나타낸 SEM 사진.
<도면의 주요 부분에 대한 설명>
301 : 반도체 기판 302 : 소자분리막
303 : 게이트 절연막 304 : 다결정 실리콘층
305 : 금속 실리사이드층 306 : 하드 마스크층
306a: 산화막 306b : 실리콘 산화질화막
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 금속 실리사이드층과 다결정 실리콘층으로 구성되는 게이트 전극의 형성시 게이트 절연막의 손상을 최소화함과 동시에 상기 게이트 절연막 상에 다결정 실리콘층이 잔존하지 않도록 하는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따라 트랜지스터의 미세화가 지속적으로 진행되어 있고, 또한 반도체 소자의 고속화에 맞추어 트랜지스터의 고속화가 진행되는 추세에 있다. 이러한 추세가 급격히 진행되면서 지금까지 아무런 문제를 일으키지 않던 면저항(Sheet Resistance)과 콘택 저항이 트랜지스터의 특성을 유지하기 어려울 정도로 높아지고 있다. 그럼에도 불구하고, 반도체 소자의 고집적화와 더불어 고속화에 대한 요구가 더욱 높아지고 있는 실정이다. 이를 해결하기 위해 다결정 실리콘층의 게이트 전극과 소스/드레인의 실리콘 기판에 티타늄(Ti), 코발트(Co), 니켈(Ni)과 같은 비저항이 낮은 고융점 금속을 실리사이드(silicide)화시킨 실리사이드층을 형성하는 기술이 개발되었다. 그 결과, 게이트 전극의 저항과 소스/드레인의 콘택 저항이 현저히 저감될 수 있었다.
초기에는 게이트 전극에 실리사이드층을 형성시키는 공정과 소스/드레인에 실리사이드층을 형성시키는 공정이 각각 별도의 공정으로 진행되었으나, 최근에는 공정의 단순화 및 비용 절감을 고려하여 게이트 전극과 소스/드레인에 실리사이드층을 하나의 동일 공정으로 형성시키는 살리사이드(Salicide : Self-Aligned Silicide) 공정이 널리 사용되고 있다. 살리사이드 공정에서는 고융점 금속을 실리 콘층과 절연층에 동시에 적층시킨 후 열처리하면, 실리콘층 상의 고융점 금속이 실리사이드화 반응을 일으킴으로써 실리사이드층으로 변형되지만 절연체 상의 고융점 금속은 실리사이드화 반응을 일으키지 않은 채 그대로 존재한다. 그러므로, 실리사이드층만을 남겨 두기 위해서는 상기 미반응한 고융점 금속을 선택적으로 식각, 제거해야 한다.
한편, 게이트 전극 상에 실리사이드층을 형성하는 방법은 상기와 같은 살리사이드 공정 이외에 다결정 실리콘층 상에 금속 실리사이드층을 화학기상증착 공정을 통해 적층한 다음, 선택적으로 패터닝하여 게이트 전극을 형성하는 방법이 있다. 이와 같은 방법을 도면을 참조하여 보다 상세히 설명하면 다음과 같다. 도 1a 내지 1c는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도이다.
먼저, 도 1a에 도시한 바와 같이 반도체 기판(101) 상에 게이트 절연막(102), 다결정 실리콘층(103) 및 금속 실리사이드층(104)을 순차적으로 적층한다. 상기 금속 실리사이드층(104)의 일 예로 텅스텐 실리사이드가 사용될 수 있다. 그런 다음, 상기 금속 실리사이드층(104) 상에 식각 마스크를 형성하기 위하여 산화막(105a) 및 실리콘 산화질화막(105b)을 적층한다.
이어, 도 1b에 도시한 바와 같이 상기 산화막(105a) 및 실리콘 산화질화막(105b)을 포토리소그래피 공정 및 식각 공정을 통해 게이트 전극 영역에 상응하도록 패터닝하여 하드마스크층(105)을 완성한다. 상기 하드마스크층의 패터닝은 반응성 이온 에칭(Reactive Ion Etching)과 같은 건식 식각을 통해 구현될 수 있다. 구체적인 공정 조건으로, 소정의 플라즈마 공정 챔버 내의 압력을 30∼40mTorr로 유지한 상태에서, 산소(O2) 가스를 15∼25sccm, 탄화불소(C4F8
) 가스를 15∼20sccm, 아르곤(Ar) 가스를 120∼160sccm 정도 흐르도록 하고 플라즈마 공정 챔버의 RF 전력을 1200∼1300W 정도로 한다.
이와 같은 상태에서, 도 1c에 도시한 바와 같이 상기 하드마스크층(15)을 식각 마스크로 이용하여 상기 금속 실리사이드층(103) 및 다결정 실리콘층(102)을 식각하여 게이트 전극(106)을 형성한다. 이 때의 금속 실리사이드층 및 다결정 실리콘층의 식각 역시 건식 식각 방법을 이용하며 구체적으로 주식각(Main etch) 공정과 과식각(Over etch) 공정으로 구성된다.
상기 주식각 공정과 과식각 공정의 세부적인 공정 조건은 다음과 같다. 먼저, 주식각 공정은 플라즈마 공정 챔버 내의 압력을 3∼5mTorr로 유지한 상태에서, SF6 가스를 150∼200sccm, 염소(Cl2) 가스를 2∼5sccm, 질소(N2) 가스를 120∼160sccm 정도 흐르도록 하고 플라즈마 공정 챔버의 소스(source) 전력을 500∼600W, 바이어스(bias) 전력을 50∼100W 정도로 한다. 과식각 공정은 플라즈마 공정 챔버 내의 압력을 3∼5mTorr로 유지한 상태에서, HBr 가스를 70∼85sccm, 헬륨-산소(He-O2) 가스를 10∼20sccm 정도 흐르도록 하고 플라즈마 공정 챔버의 소스(source) 전력을 350∼400W, 바이어스(bias) 전력을 100∼150W 정도로 한다.
종래 기술에 있어서, 게이트 전극을 형성하기 위해 금속 실리사이드층 예를 들어 텅스텐 실리사이드층과 다결정 실리콘층을 한꺼번에 식각하는 방법을 택하고 있으나, 이종(異種)의 박막 즉, 식각 속도가 다른 두 종류의 박막을 동시에 식각함에 따라 정확한 식각 시간을 산정함에 어려움이 뒤따른다. 이에 따라, 상기 다결정 실리콘층의 과다 식각으로 인한 게이트 절연막의 손상(도 3a 참조) 또는 식각 미비로 상기 다결정 실리콘층이 상기 게이트 절연막 상에 잔존(도 3b 참조)하는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 금속 실리사이드층과 다결정 실리콘층으로 구성되는 게이트 전극의 형성시 게이트 절연막의 손상을 최소화함과 동시에 상기 게이트 절연막 상에 다결정 실리콘층이 잔존하지 않도록 하는 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판 상에 게이트 절연막을 형성하는 단계;와, 상기 게이트 절연막 상에 다결정 실리콘층 및 금속 실리사이드층을 순차적으로 적층하는 단계;와, 상기 금속 실리사이드층 상에 게이트 전극 형성 영역에 상응하는 하드 마스크층을 형성하는 단계;와, 상기 하드 마스크층을 식각 마스크로 이용하여 상기 금속 실리사이드층을 식각하는 단계;와, 상기 하드 마스크층을 식각 마스크로 이용하여 상기 게이트 절연막을 노출하도록 상기 다결정 실리콘층을 식각하여 게이트 전극을 형성하는 단계를 포함하 여 이루어지는 것을 특징으로 한다.
바람직하게는, 상기 금속 실리사이드층을 식각하는 단계는, 상기 금속 실리사이드의 식각뿐만 아니라 상기 다결정 실리콘층의 3∼5% 정도의 두께를 함께 식각할 수 있다.
바람직하게는, 상기 다결정 실리콘층을 식각하여 게이트 전극을 형성하는 단계는, 상기 다결정 실리콘층의 80∼90% 정도의 두께를 식각하는 주식각 공정과, 상기 주식각 공정 후 잔존하는 다결정 실리콘층을 완전 식각하여 제거하는 과식각 공정으로 구성될 수 있다.
바람직하게는, 상기 과식각 공정은, 상기 주식각 공정 후 잔존하는 다결정 실리콘층을 1 : 4∼6 의 공정 시간 비율로 제 1 및 제 2 과식각 공정을 순차적으로 적용할 수 있다.
바람직하게는, 상기 하드 마스크층을 형성하는 단계는, 플라즈마 공정 챔버 내의 압력을 50∼60mTorr로 유지한 상태에서, 산소(O2) 가스를 15∼20sccm, 탄화불소(C4F8) 가스를 20∼30sccm, 아르곤(Ar) 가스를 150∼170sccm 정도 흐르도록 하고 플라즈마 공정 챔버의 RF 전력을 1300∼1400W 정도로 하여 진행할 수 있다.
바람직하게는, 상기 금속 실리사이드층을 식각하는 단계는, 플라즈마 공정 챔버 내의 압력을 3∼5mTorr로 유지한 상태에서, SF6 가스를 8∼12sccm, 염소(Cl2) 가스를 110∼130sccm, 질소(N2) 가스를 3∼6sccm 정도 흐르도록 하고 플라즈마 공정 챔버의 소스(source) 전력을 380∼420W, 바이어스(bias) 전력을 80∼110W 정도로 하여 진행할 수 있다.
바람직하게는, 상기 주식각 공정은, 플라즈마 공정 챔버 내의 압력을 10∼15mTorr로 유지한 상태에서, HBr 가스를 155∼165sccm, 헬륨-산소(He-O2) 가스를 15∼25sccm, 염소(Cl2) 가스를 70∼80sccm 정도 흐르도록 하고 플라즈마 공정 챔버의 소스(source) 전력을 325∼345W, 바이어스(bias) 전력을 45∼60W 정도로 하여 진행할 수 있다.
바람직하게는, 상기 제 1 과식각 공정은, 플라즈마 공정 챔버 내의 압력을 90∼110mTorr로 유지하고 HBr 가스를 150∼170sccm, 헬륨-산소(He-O2) 가스를 5∼15sccm 정도 흐르도록 하고 플라즈마 공정 챔버의 소스(source) 전력을 900∼1100W, 바이어스(bias) 전력을 130∼160W 정도로 하여 진행할 수 있다.
바람직하게는, 상기 제 2 과식각 공정은, 플라즈마 공정 챔버 내의 압력을 90∼110mTorr로 유지하고 HBr 가스를 150∼170sccm, 헬륨-산소(He-O2) 가스를 5∼15sccm, 질소(N2) 가스를 2∼5sccm 정도 흐르도록 하고 플라즈마 공정 챔버의 소스(source) 전력을 900∼1100W, 바이어스(bias) 전력을 130∼160W 정도로 하여 진행할 수 있다.
바람직하게는, 상기 금속 실리사이드층은 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 중 어느 한 재료를 사용하여 형성할 수 있다.
본 발명의 특징에 따르면, 금속 실리사이드층과 다결정 실리콘층으로 구성되 는 게이트 전극 형성에 있어, 상기 금속 실리사이드층에 대한 패터닝 및 상기 다결정 실리콘층에 대한 패터닝을 독립적인 공정을 적용하여 진행함으로써 각각의 박막층에 대한 식각시 균일한 식각 속도를 담보할 수 있게 되어 게이트 절연막 상에 다결정 실리콘층이 잔존하거나 과다 식각으로 인한 게이트 절연막의 손상을 방지할 수 있게 된다.
이하, 도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법을 상세히 설명하기로 한다. 도 3a 내지 3d는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
먼저, 도 3a에 도시한 바와 같이 단결정 실리콘 등의 재질로 이루어지는 반도체 기판(301)에 대해 액티브 영역을 정의하기 위해 아이솔레이션 공정, 예를 들어 STI(Shallow Trench Isolation, STI) 공정을 이용하여 상기 반도체 기판(301)의 필드 영역에 소자분리막(302)을 형성한다. 여기서, 상기 반도체 기판(301)으로는 제 1 도전형 단결정 실리콘 기판(301)이 사용될 수 있고, 제 1 도전형은 n형 또는 p형이 될 수 있다.
상기 소자분리막(302)의 형성이 완료되고 나면, 상기 반도체 기판(301)의 액티브 영역 상에 게이트 절연막(303)을 열산화 공정으로 50∼200Å 정도의 두께로 성장시킨다. 이후, 도면에 도시되지 않았지만 채널 영역의 문턱 전압을 원하는 값으로 조정하기 위해 예를 들어, BF2 이온을 반도체 기판(301)의 표면 근처에 이온 주입한다.
그런 다음, 상기 게이트 절연막(303) 상에 게이트 전극을 위한 도전층을 적층한다. 상기 도전층은 다결정 실리콘층(304)과 금속 실리사이드층(305)으로 구성되며, 상기 금속 실리사이드층(305)으로는 텅스텐 실리사이드(WSi), 티타늄 실리사이드(Ti2Si), 코발트 실리사이드(Co2Si) 등이 사용될 수 있다. 여기서, 상기 다결정 실리콘층(304)은 800∼1200Å의 두께로 형성되고, 상기 금속 실리사이드층(305)은 1000∼1400Å 정도의 두께로 형성되는 것이 바람직하다.
상기 도전층이 적층된 상태에서, 게이트 전극 형성을 위한 식각 마스크를 형성하기 위해 하드 마스크층(306)을 상기 금속 실리사이드층(305) 상에 적층한다. 상기 하드 마스크층(306)은 산화막(306a)과 실리콘 산화질화막(306b)의 이중층으로 구성될 수 있으며, 이 때의 상기 산화막(306a)은 800∼1200Å의 두께를 갖으며, 상기 실리콘 산화질화막(306b)은 200∼400Å의 두께를 갖는 것이 바람직하다. 이와 같은 상태에서, 상기 하드 마스크층(306)을 포토리소그래피 공정 및 식각 공정을 통해 선택적으로 패터닝하여 게이트 전극 형성 영역에 상응하는 부위의 금속 실리사이드층(305) 상에만 남도록 한다.
상기 하드 마스크층(306)의 식각은 이방성 건식 식각 특성을 갖는 반응성 이온 에칭(Reactive Ion Etching, RIE)과 같은 건식 식각 공정을 이용한다. 구체적으로, 소정의 플라즈마 공정 챔버 내에서 상기 식각이 진행되는데 이 때의 공정 조건은 다음과 같다. 플라즈마 공정 챔버 내의 압력을 50∼60mTorr로 유지한 상태에서, 산소(O2) 가스를 15∼20sccm, 탄화불소(C4F8) 가스를 20∼30sccm, 아르곤(Ar) 가스를 150∼170sccm 정도 흐르도록 하고 플라즈마 공정 챔버의 RF 전력을 1300∼1400W 정도로 한다. 이와 같이, 공정 챔버 내의 압력과 RF 전력을 종래의 기술보다 높게 설정함으로써 하드 마스크의 CD(Critical Dimension) 바이어스를 최소화한다.
상기 하드 마스크층(306)이 패터닝된 상태에서, 도 3b에 도시한 바와 같이 상기 금속 실리사이드층(305)에 대한 식각 공정을 진행한다. 이 때의 식각은 상기 하드마스크층에서와 같이 건식 식각을 이용한다. 공정 조건은 플라즈마 공정 챔버 내의 압력을 3∼5mTorr로 유지한 상태에서, SF6 가스를 8∼12sccm, 염소(Cl2) 가스를 110∼130sccm, 질소(N2) 가스를 3∼6sccm 정도 흐르도록 하고 플라즈마 공정 챔버의 소스(source) 전력을 380∼420W, 바이어스(bias) 전력을 80∼110W 정도로 한다. 한편, 이 때의 식각 공정을 통해 상기 금속 실리사이드층(305)의 식각뿐만 아니라 상기 다결정 실리콘층(304)의 소정 두께(d1) 예를 들어 3∼5% 정도가 함께 식각된다.
이와 같이 상기 금속 실리사이드층(305)의 식각시 상기 다결정 실리콘층(304)을 소정 두께만큼 함께 식각하는 이유는, 후속의 다결정 실리콘층(304) 식각시 균일한 식각 속도를 담보하기 위함이다.
상기 금속 실리사이드층(305)에 대한 식각이 완료된 상태에서, 상기 다결정 실리콘층(304)에 대한 식각 공정을 진행한다. 상기 다결정 실리콘층(304)의 식각은 주식각(Main etch) 공정과 과식각 공정으로 구성된다. 먼저, 주식각 공정으로서 도 3c에 도시한 바와 같이, 상기 남아있는 다결정 실리콘층(304) 총 두께의 80∼90% 정도의 두께를 식각하여 제거한다. 이 때의 식각 역시 건식 식각 공정을 이용하며 공정 조건은 다음과 같다.
플라즈마 공정 챔버 내의 압력을 10∼15mTorr로 유지한 상태에서, HBr 가스를 155∼165sccm, 헬륨-산소(He-O2) 가스를 15∼25sccm, 염소(Cl2) 가스를 70∼80sccm 정도 흐르도록 하고 플라즈마 공정 챔버의 소스(source) 전력을 325∼345W, 바이어스(bias) 전력을 45∼60W 정도로 한다. 여기서, 상기와 같은 주식각 공정에서의 가스 성분 및 가스 비율은 게이트 절연막(303)과 다결정 실리콘 사이의 식각 선택비를 1 : 7∼10 정도를 유지시킴으로써, 만약의 경우 상기 주식각 공정에서 발생할 수 있는 다결정 실리콘층(304)의 완전 제거에 의한 게이트 절연막(303) 식각시 게이트 절연막(303)의 손상을 최소화할 수 있게 된다.
상기 주식각 공정이 완료된 상태에서, 도 3d에 도시한 바와 같이 과식각 공정을 진행하여 잔존하는 다결정 실리콘층(304)을 완전히 제거하여 금속 실리사이드층(305) 및 다결정 실리콘층(304)으로 구성되는 게이트 전극을 완성한다. 여기서, 상기 과식각 공정은 2단계로 이루어지는데, 제 1 단계 과식각 공정은 플라즈마 공정 챔버 내의 압력을 90∼110mTorr로 유지하고 HBr 가스를 150∼170sccm, 헬륨-산소(He-O2) 가스를 5∼15sccm 정도 흐르도록 하고 플라즈마 공정 챔버의 소스(source) 전력을 900∼1100W, 바이어스(bias) 전력을 130∼160W 정도로 하여 진행한다. 제 2 단계 과식각 공정은 플라즈마 공정 챔버의 압력 및 소스/바이어스 전력은 상기 제 1 단계 과식각 공정과 동일하게 적용하고 챔버 내에 흐르는 가스를 HBr 가스를 150∼170sccm, 헬륨-산소(He-O2) 가스를 5∼15sccm, 질소(N2) 가스를 2∼5sccm 정도로 하여 진행한다. 이 때, 상기 제 1 및 제 2 단계 과식각 공정의 공정 시간은 1 : 4∼6 정도로 하는 것이 바람직하다. 이후, 상기 하드마스크층을 제거하면 게이트 전극이 완성되며 도면에 도시하지 않았지만, 통상의 반도체 소자의 단위 제조 공정을 적용하면 본 발명에 따른 반도체 소자의 제조방법은 완료된다.
이상의 공정을 통해 완성된 본 발명의 반도체 소자의 구조를 도 4a 및 4b의 SEM 사진을 통해 확인하면, 종래의 구조에서와 같은 다결정 실리콘층(304)의 잔류물 또는 게이트 절연막(303)의 손상을 발견할 수 없음을 알 수 있다.
본 발명에 따른 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
금속 실리사이드층과 다결정 실리콘층으로 구성되는 게이트 전극 형성에 있어, 상기 금속 실리사이드층에 대한 패터닝 및 상기 다결정 실리콘층에 대한 패터닝을 독립적인 공정을 적용하여 진행함으로써 각각의 박막층에 대한 식각시 균일한 식각 속도를 담보할 수 있게 되어 게이트 절연막 상에 다결정 실리콘층이 잔존하거나 과다 식각으로 인한 게이트 절연막의 손상을 방지할 수 있게 된다.
Claims (11)
- 반도체 기판 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 다결정 실리콘층 및 금속 실리사이드층을 순차적으로 적층하는 단계;상기 금속 실리사이드층 상에 게이트 전극 형성 영역에 상응하는 하드 마스크층을 형성하는 단계;상기 하드 마스크층을 식각 마스크로 이용하여 상기 금속 실리사이드층 및 상기 다결정 실리콘층의 일부를 식각하는 단계;상기 하드 마스크층을 식각 마스크로 이용하여 상기 게이트 절연막을 노출하도록 상기 게이트 절연막과 상기 다결정 실리콘 사이의 식각 선택비가 1 : 7~10 인 식각 가스로 상기 다결정 실리콘층을 주식각하는 단계; 및상기 다결정 실리콘의 잔류물을 과식각 공정으로 식각하여 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 금속 실리사이드층 및 상기 다결정 실리콘층의 일부를 식각하는 단계는, 상기 금속 실리사이드층의 식각뿐만 아니라 상기 다결정 실리콘층의 3∼5% 정도의 두께를 함께 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 다결정 실리콘층을 주식각 공정과 과식각 공정으로 식각하여 게이트 전극을 형성하는 단계는,상기 다결정 실리콘층의 80∼90% 정도의 두께를 식각하는 주식각 공정과,상기 주식각 공정 후 잔존하는 다결정 실리콘층을 완전 식각하여 제거하는 과식각 공정으로 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서, 상기 과식각 공정은,상기 주식각 공정 후 잔존하는 다결정 실리콘층을 1 : 4∼6 의 공정 시간 비율로 제 1 및 제 2 과식각 공정을 순차적으로 적용하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 하드 마스크층을 형성하는 단계는,플라즈마 공정 챔버 내의 압력을 50∼60mTorr로 유지한 상태에서, 산소(O2) 가스를 15∼20sccm, 탄화불소(C4F8) 가스를 20∼30sccm, 아르곤(Ar) 가스를 150∼170sccm 정도 흐르도록 하고 플라즈마 공정 챔버의 RF 전력을 1300∼1400W 정도로 하여 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 금속 실리사이드층 및 상기 다결정 실리콘층의 일부를 식각하는 단계는,플라즈마 공정 챔버 내의 압력을 3∼5mTorr로 유지한 상태에서, SF6 가스를 8∼12sccm, 염소(Cl2) 가스를 110∼130sccm, 질소(N2) 가스를 3∼6sccm 정도 흐르도록 하고 플라즈마 공정 챔버의 소스(source) 전력을 380∼420W, 바이어스(bias) 전력을 80∼110W 정도로 하여 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서, 상기 주식각 공정은,플라즈마 공정 챔버 내의 압력을 10∼15mTorr로 유지한 상태에서, 상기 식각 가스인 HBr 가스를 155∼165sccm, 상기 식각 가스인 헬륨-산소(He-O2) 가스를 15∼25sccm, 상기 식각 가스인 염소(Cl2) 가스를 70∼80sccm 정도 흐르도록 하고 플라즈마 공정 챔버의 소스(source) 전력을 325∼345W, 바이어스(bias) 전력을 45∼60W 정도로 하여 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서, 상기 제 1 과식각 공정은,플라즈마 공정 챔버 내의 압력을 90∼110mTorr로 유지하고 HBr 가스를 150∼170sccm, 헬륨-산소(He-O2) 가스를 5∼15sccm 정도 흐르도록 하고 플라즈마 공 정 챔버의 소스(source) 전력을 900∼1100W, 바이어스(bias) 전력을 130∼160W 정도로 하여 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서, 상기 제 2 과식각 공정은,플라즈마 공정 챔버 내의 압력을 90∼110mTorr로 유지하고 HBr 가스를 150∼170sccm, 헬륨-산소(He-O2) 가스를 5∼15sccm, 질소(N2) 가스를 2∼5sccm 정도 흐르도록 하고 플라즈마 공정 챔버의 소스(source) 전력을 900∼1100W, 바이어스(bias) 전력을 130∼160W 정도로 하여 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 금속 실리사이드층은 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 중 어느 한 재료를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 하드 마스크층은 산화막과 실리콘 산화질화막의 이중층으로 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.
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