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KR20090068135A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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KR20090068135A
KR20090068135A KR1020080128259A KR20080128259A KR20090068135A KR 20090068135 A KR20090068135 A KR 20090068135A KR 1020080128259 A KR1020080128259 A KR 1020080128259A KR 20080128259 A KR20080128259 A KR 20080128259A KR 20090068135 A KR20090068135 A KR 20090068135A
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주스케 오구라
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후지쯔 마이크로일렉트로닉스 가부시키가이샤
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Abstract

본 발명은, 제조 수율이나 신뢰성을 소실시키지 않고 미세한 컨택트홀을 형성할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 과제로 한다.
상기 과제를 해결하기 위해서, 기판 위에 제1 질화막을 형성하는 공정과, 제1 질화막 위에 제1 산화막을 형성하는 공정과, 제1 산화막 위에 제2 질화막을 형성하는 공정과, 제2 질화막 위에 포토 레지스트막을 형성하는 공정과, 포토 레지스트막에 개구부를 형성하는 공정과, 개구부가 제1 산화막까지 도달하도록, 포토 레지스트막을 마스크로 하여 제2 질화막을 에칭하는 공정과, 개구부가 제1 질화막까지 도달하도록, 제2 질화막을 마스크로 하여 제1 산화막을 에칭하는 공정과, 개구부의 저부(底部)의 지름을 넓히도록, 제1 산화막을 에칭하는 공정과, 개구가 기판까지 도달하여 기판에 달하는 컨택트홀을 형성하도록, 제1 산화막을 마스크로 하여 제1 질화막을 에칭하는 공정을 갖는다.
컨택트홀, 오버 에칭

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치의 제조 방법에 따라, 특히 컨택트홀의 미세화를 실현할 수 있는 반도체 장치의 제조 방법에 관한 것이다.
종래의 반도체 장치의 제조 방법을 이하에 설명한다.
우선, 반도체 기판 위에 게이트 전극과 소스/드레인 확산층을 갖는 트랜지스터를 형성한다. 다음으로, 반도체 기판 위에, 트랜지스터를 덮도록 층간 절연막을 형성한다. 다음으로, 층간 절연막 위에 포토 레지스트막을 형성한다. 다음으로, 포토리소그래피 기술을 이용하여, 포토 레지스트막에 개구부를 형성한다. 다음으로, 예를 들면 드라이 에칭에 의해, 소스/드레인 확산층에 달하는 컨택트홀을 층간 절연막에 형성한다. 다음으로, 컨택트홀 내에 도전성 플러그를 매입한다. 다음으로, 층간 절연막 위에, 도전성 플러그에 접속된 배선을 형성한다.
이렇게 하여, 종래의 반도체 장치가 제조되고 있다.
근래, 반도체 장치의 고(高)집적화에 따라, 반도체 장치의 각 구성 요소를 미세화하는 것이 요구되고 있고, 컨택트홀의 지름도 작게 하는 것이 요구되고 있다. 질화막 및 산화막을 적층하여 형성된 층간 절연막에 컨택트홀을 제조하는 기 술에 관해, 이하의 공지예가 알려져 있다.
[특허문헌 1] 일본 특개2005-136097호 공보
[특허문헌 2] 일본 특개2005-229052호 공보
[특허문헌 3] 일본 특개2001-332510호 공보
그러나, 컨택트홀의 지름을 단지 작게 한 경우에는, 컨택트홀을 확실히 형성하는 것이 곤란하게 되어, 제조 수율이나 신뢰성을 확보하는 것이 곤란하게 된다.
본 발명의 목적은, 제조 수율이나 신뢰성을 소실시키지 않고 미세한 컨택트홀을 형성할 수 있는 반도체 장치의 제조 방법을 제공함에 있다.
본 발명의 한 관점에 의하면, 기판 위에 제1 질화막을 형성하는 공정과, 상기 제1 질화막 위에 제1 산화막을 형성하는 공정과, 상기 제1 산화막 위에 제2 질화막을 형성하는 공정과, 상기 제2 질화막 위에 포토 레지스트막을 형성하는 공정과, 상기 포토 레지스트막에 개구부를 형성하는 공정과, 상기 개구부가 상기 제1 산화막까지 도달하도록, 상기 포토 레지스트막을 마스크로 하여 상기 제2 질화막을 에칭하는 공정과, 상기 개구부가 상기 제1 질화막까지 도달하도록, 상기 제2 질화막을 마스크로 하여 상기 제1 산화막을 에칭하는 공정과, 상기 개구부의 저부(底部)의 지름을 넓히도록, 상기 제1 산화막을 에칭하는 공정과, 상기 개구가 상기 기판까지 도달하여 상기 기판에 달하는 컨택트홀을 형성하도록, 상기 제1 산화막을 마스크로 하여 상기 제1 질화막을 에칭하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
본 발명에 의하면, 개구부가 제1 질화막까지 달한 후에, 개구부의 저부의 지 름을 넓히도록, 제1 산화막을 에칭함으로써, 개구부의 저부의 지름(d2)을 넓히기 때문에, 지름이 작은 컨택트홀을 형성하는 경우이어도, 컨택트홀의 저부의 지름(d2)을 충분히 크게 할 수 있다. 따라서, 본 발명에 의하면, 제조 수율이나 신뢰성을 소실시키지 않고 컨택트홀의 미세화를 실현할 수 있다.
[한 실시 형태]
본 발명의 한 실시 형태에 의한 반도체 장치의 제조 방법을 도 1 내지 도 16을 이용하여 설명한다. 도 1 내지 도 9는, 본 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
우선, 도 1(a)에 나타내는 바와 같이, 예를 들면 실리콘으로 이루어지는 반도체 기판(10)에, 소자 영역을 획정하는 소자 분리 영역(12)을 형성한다. 소자 분리 영역(12)은, 예를 들면 STI(Shallow Trench Isolation)법에 의해 형성할 수 있다.
다음으로, 전면에, 예를 들면 막두께 1nm∼20nm의 게이트 절연막(14)을 형성한다. 게이트 절연막(14)은, 예를 들면 열산화법에 의해 형성할 수 있다.
다음으로, 전면에, 예를 들면 막두께 50nm∼150nm의 폴리실리콘막을 형성한다. 이 후, 포토리소그래피 기술을 이용하여, 폴리실리콘막을 게이트 전극(16)의 형상으로 패터닝한다. 폴리실리콘막을 패터닝할 때에는, 예를 들면 이방성의 드라이 에칭을 사용한다. 이렇게 하여, 폴리실리콘으로 이루어지는 게이트 전극(16)이 형성된다.
다음으로, 예를 들면 이온 주입법에 의해, 게이트 전극(16)을 마스크로 하여, 게이트 전극(16)의 양측의 반도체 기판(10) 내에 도펀트 불순물을 도입한다. 이렇게 하여, 게이트 전극(16)의 양측의 반도체 기판(10) 내에, 익스텐션 소스/드레인 구조의 얕은 영역을 구성하는 불순물 확산 영역(18a), 즉 익스텐션 영역이 형성된다.
다음으로, 전면(全面)에, 예를 들면 CVD법에 의해, 예를 들면 막두께 10nm∼50nm의 실리콘 산화막을 형성한다.
다음으로, 실리콘 산화막을 이방성 에칭한다. 이렇게 하여, 게이트 전극(16)의 측벽 부분에, 실리콘 산화막으로 이루어지는 사이드월(side-wall) 절연막(20)이 형성된다.
다음으로, 예를 들면 이온 주입법에 의해, 게이트 전극(16) 및 사이드월 절연막(20)을 마스크로 하여, 반도체 기판(10) 내에 도펀트 불순물을 도입한다. 이렇게 하여, 측벽 부분에 사이드월 절연막(20)이 형성된 게이트 전극(16)의 양측의 반도체 기판(10) 내에, 익스텐션 소스/드레인 구조가 깊은 영역을 구성하는 불순물 확산 영역(18b)이 형성된다. 얕은 불순물 확산 영역(18a)과 깊은 불순물 확산 영역(18b)에 의해, 익스텐션 소스/드레인 구조의 소스/드레인 확산층(18)이 구성된다.
다음으로, 예를 들면 RTA(Rapid Thermal Annealing)법에 의해, 소스/드레인 확산층(18)에 도입된 도펀트 불순물을 활성화하기 위한 열처리를 행한다.
다음으로, 전면에, 예를 들면 스퍼터법에 의해, 예를 들면 Co 등의 고(高)융점 금속으로 이루어지는 금속막을 형성한다. 금속막의 막두께는, 예를 들면 1nm∼30nm로 한다.
다음으로, 열처리를 행함으로써, 금속막의 Co와 반도체 기판(10)의 Si를 반응시킨다. 이렇게 하여, 예를 들면 코발트 실리사이드로 이루어지는 금속 실리사이드막이 형성된다. 이 후, Si와 반응하지 않은 금속을 에칭 제거한다. 이렇게 하여, 금속 실리사이드막으로 이루어지는 소스/드레인 전극(22)이, 소스/드레인 확산층(18) 위에 형성된다(도 1(b) 참조). 소스/드레인 전극(22)의 두께는, 예를 들면 1nm∼40nm 정도로 한다.
이렇게 하여, 게이트 전극(16)과 소스/드레인 확산층(18)을 갖는 트랜지스터(23)가 형성된다.
다음으로, 도 1(c)에 나타내는 바와 같이, 전면에, 예를 들면 CVD법에 의해, 실리콘 질화막(24)(제1 실리콘 질화막)을 형성한다. 실리콘 질화막(24)의 막두께는, 예를 들면 60nm로 한다.
다음으로, 도 2에 나타내는 바와 같이, 전면에, 예를 들면 CVD법에 의해, 실리콘 산화막(제1 실리콘 산화막)(26)을 형성한다. 실리콘 산화막(26)의 막두께는, 예를 들면 260nm로 한다.
다음으로, 전면에, 예를 들면 CVD법에 의해, 실리콘 질화막(제2 실리콘 질화막)(28)을 형성한다. 실리콘 질화막(28)의 막두께는, 예를 들면 60nm로 한다. 이러한 실리콘 질화막(28)은, 실리콘 산화막(26)을 에칭할 때에 하드 마스크가 되는 것이다.
다음으로, 전면에, 예를 들면 CVD법에 의해, 실리콘 산화막(제2 실리콘 산화막)(30)을 형성한다. 실리콘 산화막(30)의 막두께는, 예를 들면 10nm로 한다.
하드 마스크가 되는 실리콘 질화막(28) 위에 이러한 실리콘 산화막(30)을 형성하는 것은, 이하와 같은 이유에 의한 것이다.
즉, 실리콘 질화막(28) 위에는 후공정에서 포토 레지스트막(34)(도 3 참조)이 형성되고, 이러한 포토 레지스트막(34)은 포토리소그래피 기술을 이용하여, 노광·현상된다. 노광·현상된 포토 레지스트막(34)이 소정의 규격을 만족시키지 않는 경우에는, 이러한 포토 레지스트막(34)을 박리하여, 포토 레지스트막을 다시 형성하는 것이 필요하게 된다. 실리콘 질화막(28) 위에 실리콘 산화막(30)을 형성하지 않고 포토 레지스트막(34)을 형성한 경우에는, 포토 레지스트막(34)을 박리할 때에 실리콘 질화막(28)에 데미지가 가해질 우려가 있다. 그래서, 본 실시 형태에서는, 포토 레지스트막(34)을 박리할 때에 실리콘 질화막(28)을 보호하고자, 실리콘 질화막(28) 위에 실리콘 산화막(30)을 형성하고 있다. 본 실시 형태에 의하면, 실리콘 질화막(28) 위에 실리콘 산화막(30)이 형성되어 있기 때문에, 포토 레지스트막(34)을 박리할 때에 실리콘 질화막(28)에 데미지가 가해지는 것을 방지하는 것이 가능하게 된다.
다음으로, 도 3에 나타내는 바와 같이, 전면에, 예를 들면 스핀 코팅법에 의해, 반사 방지막(32)을 형성한다. 반사 방지막(32)의 재료로서는, 예를 들면 ARC29A(상품명)를 사용한다. 반사 방지막(32)의 막두께는, 예를 들면 82nm로 한 다.
다음으로, 전면에, 예를 들면 스핀 코팅법에 의해, 포토 레지스트막(34)을 형성한다. 포토 레지스트막(34)의 막두께는, 예를 들면 200nm로 한다.
다음으로, 도 4에 나타내는 바와 같이, 포토리소그래피 기술을 이용하여, 포토 레지스트막(34)에 개구부(36)를 형성한다. 개구부(36)의 지름은, 예를 들면 65nm 정도로 한다. 개구부(36)의 평면 형상은, 예를 들면 원 형상으로 한다.
다음으로, 도 5에 나타내는 바와 같이, 포토 레지스트막(34)을 마스크로 하여, 반사 방지막(32), 실리콘 산화막(30), 실리콘 질화막(28)을 에칭한다. 이에 의해, 개구부(36)가 실리콘 산화막(26)의 상부까지 도달한다. 에칭 가스로서는, 예를 들면 CF4 가스를 사용한다. CF4 가스의 유량은, 예를 들면 160sccm으로 한다. 챔버 내의 압력은, 예를 들면 100mTorr로 한다. RF 파워는, 예를 들면 600W로 한다. 반사 방지막(32), 실리콘 산화막(30) 및 실리콘 질화막(28)을 에칭할 때에는, 에칭에 의해 생긴 반응 생성물이 개구부(36)의 측벽(내벽)에 재부착한다. 이 때문에, 개구부(36)의 형상은, 도 5에 나타내는 바와 같이, 개구부(36)의 저부를 향해 테이퍼(taper) 형상이 된다.
포토 레지스트막(34)에 형성하는 개구부(36)의 지름을 예를 들면 65nm로 하여, 반사 방지막(32), 실리콘 산화막(30) 및 실리콘 질화막(28)을, CF4 가스로 이루어지는 에칭 가스를 사용하여 에칭하면, 실리콘 질화막(하드 마스크)(28)의 상면에서의 개구부(36)의 지름(d1), 즉, 상부홀 지름(d1)은 예를 들면 48nm가 된다. 즉, CF4 가스로 이루어지는 에칭 가스를 사용하여 반사 방지막(32), 실리콘 산화막(30) 및 실리콘 질화막(28)을 에칭한 경우에는, 실리콘 질화막(28)에 형성되는 개구부(36)의 지름이 비교적 크게 된다.
또, 여기서는, 반사 방지막(32), 실리콘 산화막(30) 및 실리콘 질화막(28)을 에칭할 때에 CF4 가스로 이루어지는 에칭 가스를 사용하는 경우를 예로 설명했지만, 반사 방지막(32), 실리콘 산화막(30) 및 실리콘 질화막(28)을 에칭할 때의 에칭 가스는, 이것에 한정되는 것은 아니다.
예를 들면, 반사 방지막(32), 실리콘 산화막(30) 및 실리콘 질화막(28)을 에칭할 때에, CF4 가스와 CHF3 가스의 혼합 가스로 이루어지는 에칭 가스를 사용해도 좋다. 즉, CF4 가스에 CHF3 가스를 첨가하여 이루어지는 에칭 가스를 사용해도 좋다.
도 10은, 에칭 가스 중에 함유되는 첨가 가스 성분의 비율 X와 실리콘 질화막(28)의 상면에서의 개구부(36)의 지름(d1)의 관계를 나타내는 그래프이다.
도 10에 있어서 □로 나타내는 플로트는, CF4 가스에 CHF3 가스를 첨가하여 이루어지는 혼합 가스를 에칭 가스로서 사용한 경우를 나타내고 있다. 도 10의 횡축은 에칭 가스 중에 함유되는 첨가 가스의 비율 X를 나타내고 있고, 종축은 하드 마스크(28)의 상면에서의 개구부(36)의 지름(d1)을 나타내고 있다.
도 11은, CF4 가스에 CHF3 가스를 첨가하여 이루어지는 혼합 가스를 에칭 가 스로서 사용한 경우의 개구부의 현미경 사진을 나타내는 도면이다. 도 11은, 첨가 가스(CHF3 가스)의 비율 X가 0%, 5%, 10%, 15%, 20%, 25%, 30%o의 경우에 대해, 각각 관측한 것이다.
도 10 및 도 11에 나타내는 바와 같이, 에칭 가스 중에서의 첨가 가스(CHF3 가스)의 비율 X가 커짐에 따라, 하드 마스크(28)의 상면에서의 개구부(36)의 지름(d1)이 작아진다.
CF4 가스와 CHF3 가스의 혼합 가스 중에서의 CHF3 가스의 비율 X를 40%보다 크게 설정한 경우에는, 하드 마스크(28)의 상면에서의 개구부(36)의 지름(d1)이 너무 작아져 버린다. 하드 마스크(28)의 상면에서의 개구부(36)의 지름(d1)이 너무 작아지면, 컨택트홀(38)의 저부의 지름을 충분히 크게 하는 것이 곤란하게 된다. 또한, 하드 마스크(28)의 상면에서의 개구부(36)의 지름이 너무 작아지면, 컨택트홀(38)을 형성하기 위해서 장시간을 요하는 것이 된다. 또한, 하드 마스크(28)의 상면에서의 개구부(36)의 지름(d1)이 너무 작아지면, 트랜지스터(23)의 소스/드레인 전극(22)에 달하도록 컨택트홀(38)을 형성하는 것이 곤란하게 된다. 따라서, CF4 가스와 CHF3 가스의 혼합 가스 중에서의 CHF3 가스의 비율 X는, 40% 이하로 하는 것이 바람직하다.
또, CF4 가스와 CHF3 가스의 혼합 가스를 사용하여, 상기와 같이 반사 방지 막(32), 실리콘 산화막(30) 및 실리콘 질화막(28)을 에칭한 경우에도, 개구부(36)의 형상은, 개구부(36)의 저부를 향해 테이퍼 형상이 된다.
또한, 반사 방지막(32), 실리콘 산화막(30) 및 실리콘 질화막(28)을 에칭할 때의 에칭 가스로서, CF4 가스에 CH2F2 가스를 첨가하여 이루어지는 혼합 가스를 사용해도 좋다.
도 10에 있어서 ○로 나타내는 플로트는, CF4 가스에 CH2F2 가스를 첨가하여 이루어지는 혼합 가스를 에칭 가스로서 사용한 경우를 나타내고 있다.
도 12는, CF4 가스에 CH2F2 가스를 첨가하여 이루어지는 혼합 가스를 에칭 가스로서 사용한 경우의 개구부의 현미경 사진을 나타내는 도면이다. 도 12는, 첨가 가스(CH2F2 가스)의 비율 X가 0%, 2.5%, 5%, 7.5%의 경우에 대해, 각각 관측한 것이다.
도 10 및 도 12에 나타내는 바와 같이, 혼합 가스 중에서의 첨가 가스(CH2F2 가스)의 비율 X가 증가함에 따라, 하드 마스크(28)의 상면에서의 개구부(36)의 지름(d1)이 작아진다.
CF4와 CH2F2 가스의 혼합 가스 중에서의 CH2F2 가스의 비율 X를 10%보다 크게 설정한 경우에는, 하드 마스크(28)의 상면에서의 개구부(36)의 지름(d1)이 너무 작아져 버린다. 하드 마스크(28)의 상면에서의 개구부(36)의 지름(d1)이 너무 작아지 면, 원하는 지름의 컨택트홀(38)(도 8 참조)을 형성하는 것이 곤란하게 된다. 또한, 하드 마스크(28)의 상면에서의 개구부(36)의 지름(d1)이 너무 작아지면, 컨택트홀(38)을 형성하기 위해서 장시간을 요하는 것이 된다. 또한, 하드 마스크(28)의 상면에서의 개구부(36)의 지름(d1)이 너무 작아지면, 트랜지스터(23)의 소스/드레인 전극(22)에 달하도록 컨택트홀(38)을 형성하는 것이 곤란하게 된다. 따라서, CF4 가스와 CH2F2 가스의 혼합 가스 중에서의 CH2F2 가스의 비율 X는, 10% 이하로 하는 것이 바람직하다.
또, CF4와 CH2F2 가스의 혼합 가스를 사용하여 반사 방지막(32), 실리콘 산화막(30) 및 실리콘 질화막(28)을 에칭한 경우에도, 개구부(36) 형상은, 개구부(36)의 저부를 향해 테이퍼 형상이 된다.
또한, 반사 방지막(32), 실리콘 산화막(30) 및 실리콘 질화막(28)을 에칭할 때의 에칭 가스로서, CF4 가스에 CHF3과 CH2F2 가스를 첨가하여 이루어지는 혼합 가스를 사용해도 좋다.
도 10에 있어서 ◇로 나타내는 플로트는, CF4 가스에 CHF3 가스와 CH2F2 가스를 첨가하여 이루어지는 혼합 가스를 에칭 가스로서 사용한 경우로서, CHF3 가스와 CH2F2 가스의 유량비를 4:1로 한 경우를 나타내고 있다.
도 10에 나타내는 바와 같이, 혼합 가스 중에서의 첨가 가스(CHF3 가스 및 CH2F2 가스)의 비율 X가 커짐에 따라, 하드 마스크(28)의 상면에서의 개구부(36)의 지름(d1)이 작아진다.
CF4 가스와 CHF3 가스와 CH2F2 가스의 혼합 가스 중에서의 CHF3 가스와 CH2F2 가스의 합의 비율 X를 25%보다 크게 설정한 경우에는, 하드 마스크(28)의 상면에서의 개구부(36)의 지름(d1)이 너무 작아져 버린다. 하드 마스크(28)의 상면에서의 개구부(36)의 지름(d1)이 너무 작아지면, 원하는 지름의 컨택트홀(38)(도 8 참조)을 형성하는 것이 곤란하게 된다. 또한, 하드 마스크(28)의 상면에서의 개구부(36)의 지름(d1)이 너무 작아지면, 컨택트홀(38)을 형성하기 위해서 장시간을 요하는 것이 된다. 또한, 하드 마스크(28)의 상면에서의 개구부(36)의 지름(d1)이 너무 작아지면, 트랜지스터(23)의 소스/드레인 전극(22)에 달하도록 컨택트홀(38)을 형성하는 것이 곤란하게 된다. 따라서, CF4 가스와 CHF3 가스와 CH2F2 가스의 혼합 가스 중에서의 CHF3 가스와 CH2F2 가스의 합의 비율 X는, 25% 이하로 하는 것이 바람직하다.
도 10에 있어서 △로 나타내는 플로트는, CF4 가스에 CHF3 가스와 CH2F2 가스를 첨가하여 이루어지는 혼합 가스를 에칭 가스로서 사용한 경우로서, CHF3 가스와 CH2F2 가스의 유량비를 2:1로 한 경우를 나타내고 있다.
도 10에 나타내는 바와 같이, 혼합 가스 중에서의 첨가 가스(CHF3 가스 및 CH2F2 가스)의 비율 X가 증가함에 따라, 하드 마스크의 상면에서의 개구부의 지름이 작아진다.
CF4 가스와 CHF3 가스와 CH2F2 가스의 혼합 가스 중에서의 CHF3 가스와 CH2F2 가스의 합의 비율 X를 15%보다 크게 설정한 경우에는, 하드 마스크(28)의 상면에서의 개구부(36)의 지름(d1)이 너무 작아져 버린다. 하드 마스크(28)의 상면에서의 개구부(36)의 지름(d1)이 너무 작아지면, 원하는 지름의 컨택트홀(38)(도 8 참조)을 형성하는 것이 곤란하게 된다. 또한, 하드 마스크(28)의 상면에서의 개구부(36)의 지름(d1)이 너무 작아지면, 컨택트홀(38)을 형성하기 위해서 장시간을 요하는 것이 된다. 또한, 하드 마스크(28)의 상면에서의 개구부(36)의 지름(d1)이 너무 작아지면, 트랜지스터(23)의 소스/드레인 전극(22)에 달하도록 컨택트홀(38)을 형성하는 것이 곤란하게 된다. 따라서, CF4 가스와 CHF3 가스와 CH2F2 가스의 혼합 가스 중에서의 CHF3 가스와 CH2F2 가스의 합의 비율 X는, 15% 이하로 하는 것이 바람직하다.
또, CF4 가스와 CHF3과 CH2F2 가스의 혼합 가스를 사용하여 반사 방지막(32), 실리콘 산화막(30) 및 실리콘 질화막(28)을 에칭한 경우에도, 개구부(36)의 형상은, 개구부(36)의 저부를 향해 테이퍼 형상이 된다.
다음으로, 도 6에 나타내는 바와 같이, 개구부(36)가 형성된 실리콘 질화막(하드 마스크)(28)을 마스크로 하여, 개구부(36)가 실리콘 질화막(24)의 표면에 달 할 때까지, 실리콘 산화막(26)을 에칭한다. 실리콘 산화막(26)을 에칭할 때에는, 이방성(異方性)의 드라이 에칭을 사용한다. 실리콘 산화막(26)을 에칭할 때의 에칭 조건은, 예를 들면 이하와 같이 한다. 에칭 가스로서는, Ar 가스와 O2 가스와 C4F6 가스의 혼합 가스를 사용한다. 챔버 내의 압력은, 예를 들면 40mTorr로 한다. RF 파워는, 예를 들면 1400W로 한다. O2 가스의 유량은, 예를 들면 9sccm으로 한다. Ar 가스의 유량은, 예를 들면 600sccm으로 한다. C4F6 가스의 유량은, 예를 들면 9sccm으로 한다. 상기와 같은 에칭 조건을, 여기서는 조건1이라 한다. 이와 같은 에칭 조건으로 설정한 경우에는, 실리콘 질화막(24)에 대한 실리콘 산화막(26)의 선택비는 예를 들면 4 정도가 된다.
이와 같은 에칭 조건에서 실리콘 산화막(26)을 에칭하는 것은, 실리콘 질화막(24)에 대한 실리콘 산화막(26)의 선택비가 극히 높아지는 조건에서 실리콘 산화막(26)을 에칭한 경우에는, 컨택트홀(38)의 평면 형상이 원형이 되지 않고, 컨택트홀(38)의 평면 형상이 마름모형에 가까운 상태가 되어 버리기 때문이며, 또한, 단면 형상이 테이퍼 형상이 되어 버리기 때문이다. 본 실시 형태에서는, 상기와 같은 에칭 조건에서 실리콘 산화막(26)을 에칭하기 때문에, 원하는 평면 형상 및 단면 형상의 컨택트홀(38)을 형성하는 것이 가능하게 된다.
개구부(36)가 실리콘 질화막(28)의 상면까지 도달한 단계에서는, 개구부(36)의 형상은, 개구부(36)의 저부를 향해 테이퍼 형상 그대로 유지되어 있다.
다음으로, 도 7에 나타내는 바와 같이, 실리콘 산화막(26)에 대한 오버 에칭 을 행함으로써, 개구부(36)의 저부의 지름(d2), 즉, 하부홀 지름(d2)을 넓힌다. 실리콘 산화막(26)에 대한 오버 에칭을 행할 때에는, 실리콘 질화막(24)도 어느 정도 에칭되기 때문에, 실리콘 질화막(24)이 도중까지 에칭되는 것이 된다. 오버 에칭을 행할 때에는, 실리콘 질화막(하드 마스크)(28)에서의 개구부(36)의 지름(상부홀 지름)(d1)을 넓히지 않고, 개구부(36)의 저부의 지름(하부홀 지름)(d2)을 넓힌다. 개구부(36)의 저부의 지름은, 실리콘 산화막(26)에 대한 오버 에칭량에 의거하여 제어된다. 본명세서 중에서, 오버 에칭량이란, 실리콘 산화막(26)을 에칭하기 위해서 요하는 시간 t1에 대한 오버 에칭의 시간 t2의 비율(t2/t1)이다.
오버 에칭을 행할 때의 에칭 조건은, 예를 들면 이하와 같이 한다. 에칭 가스로서는, 예를 들면 Ar 가스와 O2 가스와 C4F6 가스의 혼합 가스를 사용한다. 챔버 내의 압력은, 예를 들면 40mTorr로 한다. RF 파워는, 예를 들면 1000W로 한다. O2 가스의 유량은, 예를 들면 7sccm으로 한다. Ar 가스의 유량은, 예를 들면 600sccm으로 한다. C4F6 가스의 유량은, 예를 들면 11sccm으로 한다. 오버 에칭을 행할 때에 있어서의 실리콘 질화막에 대한 실리콘 산화막의 선택비는, 예를 들면 8로 한다. 이와 같은 에칭 조건을, 여기서는 조건2라 한다.
오버 에칭을 행할 때에 사용되는 에칭 가스 중에 함유되는 C4F6 가스의 비율은, 실리콘 질화막(28)을 마스크로 하여 실리콘 산화막(26)을 에칭할 때에 사용되는 에칭 가스 중에 함유되는 C4F6 가스의 비율보다 크다. 또한, 오버 에칭을 행할 때에 사용되는 에칭 가스 중에 함유되는 O2 가스의 비율은, 실리콘 질화막(28)을 마스크로 하여 실리콘 산화막(26)을 에칭할 때에 사용되는 에칭 가스 중에 함유되는 O2 가스의 비율보다 작아져 있다. 즉, 오버 에칭을 행할 때에 사용되는 에칭 가스의 CF계 폴리머의 함유율은, 실리콘 질화막(28)을 마스크로 하여 실리콘 산화막(26)을 에칭할 때에 사용되는 에칭 가스의 CF계 폴리머의 함유율보다 크다. 오버 에칭을 행할 때에 사용되는 에칭 가스의 CF계 폴리머의 함유율을 비교적 크게 설정하는 것은, 실리콘 질화막(24)에 대한 실리콘 산화막(26)의 선택비를 충분히 크게 설정하기 때문이다.
상술한 바와 같이, 실리콘 질화막(28)을 마스크로 하여 실리콘 산화막(26)을 에칭할 때에 있어서의, 실리콘 질화막(24)에 대한 실리콘 산화막(26)의 선택비는 4 정도로 비교적 작다. 이에 대해, 오버 에칭을 행하는 공정에서는, 실리콘 질화막(24)에 대한 실리콘 산화막(26)의 선택비가 8 정도로 비교적 크다.
오버 에칭을 행하는 공정에서, 실리콘 질화막(24)에 대한 실리콘 산화막(26)의 선택비를 비교적 크게 하고 있는 것은, 이하와 같은 이유에 의한 것이다. 즉, 실리콘 질화막(24)에 대한 실리콘 산화막(26)의 선택비가 비교적 작은 조건에서 오버 에칭을 행한 경우에는, 개구부(36)의 저부의 지름(d2)을 넓힐 때에, 실리콘 질화막(24)이 비교적 깊게 에칭되어 버리는 것이 된다. 오버 에칭을 행할 때에 실리콘 질화막(24)이 과도하게 깊게 에칭된 경우에는, 개구부(36)가 실리콘 질화막(24)을 뚫어 소스/드레인 전극(22)에까지 달해 버려, 소스/드레인 전극(22)까지가 크게 에 칭되어 버릴 우려가 있다. 이 때문에, 오버 에칭을 행할 때에는, 실리콘 질화막(24)에 대한 실리콘 산화막(26)의 선택비가 충분히 큰 조건에서 에칭을 행한다.
도 13은, 오버 에칭량과 실리콘 질화막의 에칭량의 관계를 나타내는 그래프이다. 횡축은, 실리콘 산화막(26)에 대한 오버 에칭량을 나타내고 있다. 종축은, 실리콘 질화막(24)의 에칭량, 즉, 실리콘 질화막(24)에 형성되는 오목부의 깊이를 나타내고 있다. 도 13에 있어서 △로 나타내는 플로트는, 상술한 조건1에서 오버 에칭을 행한 경우를 나타내고 있다. 도 13에 있어서 □로 나타내는 플로트는, 상술한 조건2에서 오버 에칭을 행한 경우를 나타내고 있다.
상술한 조건1에서 오버 에칭을 행한 경우, 즉, 실리콘 질화막(28)을 마스크로 하여 실리콘 산화막(26)을 에칭할 때의 조건과 동일한 조건에서 오버 에칭을 행한 경우에는, 오버 에칭량이 비교적 작은 경우이어도, 실리콘 질화막(24)이 비교적 크게 에칭되어 버린다.
이에 대해, 상술한 조건2에서 오버 에칭을 행한 경우에는, 오버 에칭량을 비교적 크게 설정한 경우이어도, 실리콘 질화막(24)의 에칭량은 비교적 작다. 실리콘 질화막(24)의 에칭량이 비교적 작기 때문에, 오버 에칭량을 비교적 크게 설정한 경우이어도, 개구부(36)가 실리콘 질화막(24)을 뚫어 버리는 것을 방지할 수 있고, 나아가, 소스/드레인 전극(22)이 과도하게 에칭되어 버리는 것을 방지할 수 있다.
도 14는, 오버 에칭량과 개구부의 지름(d1, d2)의 관계를 나타내는 그래프이다. 도 14에 있어서의 횡축은 오버 에칭량을 나타내고 있고, 종축은 개구부의 지 름(d1, d2)을 나타내고 있다.
도 14에 있어서 △로 나타내는 플로트는, 상술한 조건1에서 오버 에칭을 행한 경우에 있어서의 개구부(36)의 상부홀 지름(d1)을 나타내고 있다. 도 14에 있어서 ▲로 나타내는 플로트는, 상술한 조건1에서 오버 에칭을 행한 경우에 있어서의 개구부(36)의 하부홀 지름(d2)을 나타내고 있다. 도 14에 있어서 □로 나타내는 플로트는, 상술한 조건2에서 오버 에칭을 행한 경우에 있어서의 개구부(36)의 상부홀 지름(d1)을 나타내고 있다. 도 14에 있어서 ■로 나타내는 플로트는, 상술한 조건2에서 오버 에칭을 행한 경우에 있어서의 개구부(36)의 하부홀 지름(d2)을 나타내고 있다.
도 15는, 상술한 조건1에서 오버 에칭을 행했을 때의 개구부의 현미경 사진을 나타내는 도면이다. 도 15는, 오버 에칭량이 19%, 31%, 50%의 경우에 대해, 각각 관측한 것이다.
도 16은, 상술한 조건2에서 오버 에칭을 행했을 때의 개구부의 현미경 사진을 나타내는 도면이다. 도 16은, 오버 에칭량이 9%, 18%, 30%, 50%, 63%, 81%, 100%, 116%의 경우에 대해, 각각 관측한 것이다.
도 14 내지 도 16에서 알 수 있는 바와 같이, 개구부(36)의 하부홀 지름(d2)은, 오버 에칭량에 따라 증가한다. 즉, 개구부(36)의 하부홀 지름(d2)은, 오버 에칭량에 의거하여 제어하는 것이 가능하다.
또, 개구부(36)의 상부홀 지름(d1)은, 오버 에칭량을 변화시켰다고 해도 거의 변화하지 않는다. 이것으로부터, 개구부(36)의 상부홀 지름(d1)은, 오버 에칭을 행할 때에 거의 변화하지 않음을 알 수 있다.
이렇게 하여, 하드 마스크(28)에서의 개구부(36)의 지름(d1)을 넓히지 않고, 개구부(36)의 저부의 지름(d2)을 넓힐 수 있다.
다음으로, 포토 레지스트막(34) 및 반사 방지막(32)을 제거한다.
다음으로, 도 8에 나타내는 바와 같이, 개구부(36) 내에 노출되어 있는 실리콘 질화막(24)을 에칭함으로써, 개구부(36)를 소스/드레인 전극(22)까지 도달시킨다. 실리콘 질화막(24)을 에칭할 때에는, 실리콘 산화막(26) 위에 존재하고 있는 실리콘 질화막(28)도 에칭 제거한다. 본 실시 형태에서는, 실리콘 질화막(24)을 에칭할 때에, 실리콘 산화막(26) 위의 실리콘 질화막(28)까지도 에칭 제거되기 때문에, 실리콘 질화막(28)을 제거하기 위한 공정을 별개로 마련할 필요가 없다. 이 때문에, 생산 비용의 증가를 방지하는 것이 가능하게 된다.
이렇게 하여, 개구부(36)가 소스/드레인 전극(22)에까지 도달하여, 소스/드레인 전극(22)에 달하는 컨택트홀(38)이 형성된다.
다음으로, 전면에, 예를 들면 스퍼터링법에 의해, 배리어 메탈(40)을 형성한다. 배리어 메탈(40)의 재료로서는, 예를 들면 Ti막과 TiN막을 순차 적층하여 이루어지는 적층막을 사용한다. 배리어 메탈(40)의 막두께는, 예를 들면 1nm∼50nm로 한다.
다음으로, 전면에, 예를 들면 CVD법에 의해, 예를 들면 텅스텐으로 이루어지는 도전막을 형성한다. 도전막의 막두께는, 예를 들면 500nm 정도로 한다.
다음으로, 예를 들면 CMP(Chemical Mechanical Polishing, 화학적 기계적 연마)에 의해, 실리콘 산화막(26)의 표면이 노출할 때까지 도전막을 연마한다. 이에 의해, 텅스텐으로 이루어지는 도전성 플러그(42)가 컨택트홀(38) 내에 형성된다(도 9 참조).
이 후, 도시하지 않는 다층 배선을 형성한다.
이렇게 하여, 본 실시 형태에 의한 반도체 장치가 제조된다.
이와 같이, 본 실시 형태에 의하면, 개구부(36)가 실리콘 질화막(24)까지 달한 후에, 오버 에칭을 행함으로써, 개구부(36)의 저부의 지름(d2)을 넓히기 때문에, 지름이 작은 컨택트홀(38)을 형성하는 경우이어도, 컨택트홀(38)의 저부의 지름(d2)을 충분히 크게 할 수 있다. 따라서, 본 실시 형태에 의하면, 제조 수율이나 신뢰성을 소실시키지 않고 컨택트홀의 미세화를 실현할 수 있다.
[변형 실시 형태]
본 발명은 상기 실시 형태에 한하지 않고 여러가지 변형이 가능하다.
예를 들면, 개구부(36)가 형성된 실리콘 질화막(28)을 마스크로 하여 실리콘 산화막(26)을 에칭할 때의 조건은, 상술한 조건에 한정되는 것은 아니다. 예를 들면, 챔버 내의 압력을, 예를 들면 35mTorr∼60mTorr로 해도 좋다. 또한, RF 파워를, 예를 들면 800W∼2000W로 해도 좋다. 또한, O2 가스의 유량을, 예를 들면 3sccm∼10sccm으로 해도 좋다. 또한, Ar 가스의 유량을, 예를 들면 400sccm∼700sccm으로 해도 좋다. 또한, C4F6 가스의 유량을, 예를 들면 3sccm∼10sccm으로 해도 좋다. 또한, 챔버 내의 압력, RF 파워, O2 가스의 유량, Ar 가스의 유량, 및, C4F6 가스의 유량 등은, 이러한 범위에 한정되는 것이 아니고, 적절히 설정할 수 있다.
또한, 실리콘 산화막(26)에 대한 오버 에칭을 행할 때의 조건은, 상술한 조건에 한정되는 것은 아니다. 예를 들면, 챔버 내의 압력을, 예를 들면 30mTorr∼50mTorr로 해도 좋다. 또한, RF 파워를, 예를 들면 800W∼2000W로 해도 좋다. 또한, O2 가스의 유량을, 예를 들면 3sccm∼12sccm으로 해도 좋다. 또한, Ar 가스의 유량을, 예를 들면 400sccm∼700sccm으로 해도 좋다. 또한, C4F6 가스의 유량을, 예를 들면 4sccm∼15sccm으로 해도 좋다. 또한, 챔버 내의 압력, RF 파워, O2 가스의 유량, Ar 가스의 유량, 및, C4F6 가스의 유량 등은, 이러한 범위에 한정되는 것이 아니고, 적절히 설정할 수 있다.
이상 상술한 바와 같이, 본 발명의 특징을 정리하면 이하와 같이 된다.
(부기1)
기판 위에 제1 질화막을 형성하는 공정과,
상기 제1 질화막 위에 제1 산화막을 형성하는 공정과,
상기 제1 산화막 위에 제2 질화막을 형성하는 공정과,
상기 제2 질화막 위에 포토 레지스트막을 형성하는 공정과,
상기 포토 레지스트막에 개구부를 형성하는 공정과,
상기 개구부가 상기 제1 산화막까지 도달하도록, 상기 포토 레지스트막을 마스크로 하여 상기 제2 질화막을 에칭하는 공정과,
상기 개구부가 상기 제1 질화막까지 도달하도록, 상기 제2 질화막을 마스크로 하여 상기 제1 산화막을 에칭하는 공정과,
상기 개구부의 저부의 지름을 넓히도록, 상기 제1 산화막을 에칭하는 공정과,
상기 개구가 상기 기판까지 도달하여 상기 기판에 달하는 컨택트홀을 형성하도록, 상기 제1 산화막을 마스크로 하여 상기 제1 질화막을 에칭하는 공정
을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기2)
상기 기판 위에 상기 제1 질화막을 형성하는 상기 공정은, 상기 기판 위에 트랜지스터를 형성하는 공정과, 상기 트랜지스터 위 및 상기 기판 위에 상기 제1 질화막을 형성하는 공정에 의해 행해지고, 상기 제1 질화막을 에칭하는 상기 공정에 의해, 상기 컨택트홀이 상기 트랜지스터의 소스/드레인 전극에 달하는 것을 특징으로 하는 부기1 기재의 반도체 장치의 제조 방법.
(부기3)
상기 개구부가 상기 제1 질화막까지 도달하도록, 상기 제2 질화막을 마스크로 하여 상기 제1 산화막을 에칭하는 상기 공정은, 상기 제2 질화막의 윗지름과 동 일한 지름을 갖는 상기 개구부의 지름을 변화시키지 않고, 상기 개구부의 저부의 지름을 넓히는 것을 특징으로 하는 부기1 기재의 반도체 장치의 제조 방법.
(부기4)
상기 제1 산화막 위에 상기 제2 질화막을 형성하는 상기 공정 후, 상기 제2 질화막 위에 상기 포토 레지스트막을 형성하는 상기 공정 전에, 상기 제2 질화막 위에 제2 산화막을 형성하는 공정을 더 갖고,
상기 제2 질화막을 에칭하는 상기 공정은, 상기 포토 레지스트막을 마스크로 하여, 상기 제2 산화막 및 상기 제2 질화막을 에칭하는
것을 특징으로 하는 부기1 기재의 반도체 장치의 제조 방법.
(부기5)
상기 개구부의 상기 저부의 상기 지름은, 상기 개구부가 상기 제1 질화막까지 도달하도록, 상기 제2 질화막을 마스크로 하여 상기 제1 산화막을 에칭하는 상기 공정에서의 상기 제1 산화막에 대한 에칭량에 의거하여 제어되는 것을 특징으로 하는 부기1 기재의 반도체 장치의 제조 방법.
(부기6)
상기 개구부가 상기 제1 질화막까지 도달하도록, 상기 제2 질화막을 마스크로 하여 상기 제1 산화막을 에칭하는 상기 공정에서 사용되는 에칭 가스의 CF계 폴리머의 함유율은, 상기 제1 산화막을 에칭하는 상기 공정에서 사용되는 에칭 가스의 CF계 폴리머의 함유율보다 큰
것을 특징으로 하는 부기1에 기재의 반도체 장치의 제조 방법.
(부기7)
상기 개구부가 상기 제1 질화막까지 도달하도록, 상기 제2 질화막을 마스크로 하여 상기 제1 산화막을 에칭하는 상기 공정에서의 상기 제1 질화막에 대한 상기 제1 산화막의 선택비는, 상기 제1 산화막을 에칭하는 상기 공정에서의 상기 제1 질화막에 대한 상기 제1 산화막의 선택비보다 큰
것을 특징으로 하는 부기1에 기재의 반도체 장치의 제조 방법.
(부기8)
상기 제2 질화막을 에칭하는 상기 공정은, CF4 가스로 이루어지는 에칭 가스, CF4 가스와 CHF3의 혼합 가스로 이루어지는 에칭 가스, CF4와 CH2F2 가스의 혼합 가스로 이루어지는 에칭 가스, 또는, CF4 가스와 CHF3과 CH2F2 가스의 혼합 가스로 이루어지는 에칭 가스가 적용되는 것을 특징으로 하는 부기1에 기재의 반도체 장치의 제조 방법.
(부기9)
상기 제2 질화막을 에칭하는 상기 공정에 의해, 상기 개구부가 상기 개구부의 저부를 향해 테이퍼 형상을 갖는 것을 특징으로 하는 부기1에 기재의 반도체 장치의 제조 방법.
(부기10)
상기 제1 질화막은, 제1 실리콘 질화막이며,
상기 제1 산화막은, 제1 실리콘 산화막이며,
상기 제2 질화막은, 제2 실리콘 질화막인
것을 특징으로 하는 부기1에 기재의 반도체 장치의 제조 방법.
(부기11)
상기 제1 질화막을 에칭하는 상기 공정에 의해, 상기 제1 질화막이 에칭되고, 상기 제2 질화막이 에칭 제거되는 것을 특징으로 하는 부기1에 기재의 반도체 장치의 제조 방법.
도 1은 본 발명의 한 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 1).
도 2는 본 발명의 한 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 2)이다.
도 3은 본 발명의 한 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 3)이다.
도 4는 본 발명의 한 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 4)이다.
도 5는 본 발명의 한 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 5)이다.
도 6은 본 발명의 한 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 6)이다.
도 7은 본 발명의 한 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 7)이다.
도 8은 본 발명의 한 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 8)이다.
도 9는 본 발명의 한 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 9)이다.
도 10은 에칭 가스 중에 함유되는 첨가 가스의 비율 X와 하드 마스크의 상면 에서의 개구부의 지름(d1)의 관계를 나타내는 그래프이다.
도 11은 CF4 가스에 CHF3 가스를 첨가하여 이루어지는 혼합 가스를 에칭 가스로서 사용한 경우의 개구부의 현미경 사진을 나타내는 도면이다.
도 12는 CF4 가스에 CH2F2 가스를 첨가하여 이루어지는 혼합 가스를 에칭 가스로서 사용한 경우의 개구부의 현미경 사진을 나타내는 도면이다.
도 13은 오버 에칭량과 실리콘 질화막의 에칭량의 관계를 나타내는 그래프이다.
도 14는 오버 에칭량과 개구부의 상부홀 지름(d1) 및 하부홀 지름(d2)의 관계를 나타내는 그래프이다.
도 15는 조건1에서 오버 에칭을 행했을 때의 개구부의 현미경 사진을 나타내는 도면이다.
도 16은 조건2에서 오버 에칭을 행했을 때의 개구부의 현미경 사진을 나타내는 도면이다.
[부호의 설명]
10…반도체 기판, 12…소자 분리 영역, 14…게이트 절연막, 16…게이트 전극, 18…소스/드레인 확산층, 18a, 18b…불순물 확산 영역, 20…사이드월 절연막, 22…소스/드레인 전극, 23…트랜지스터, 24…실리콘 질화막, 26…실리콘 산화막, 28…실리콘 질화막, 30…실리콘 산화막, 32…반사 방지막, 34…포토 레지스트막, 36…개구부, 38…컨택트홀, 40…배리어 메탈, 42…도체 플러그

Claims (10)

  1. 기판 위에 제1 질화막을 형성하는 공정과,
    상기 제1 질화막 위에 제1 산화막을 형성하는 공정과,
    상기 제1 산화막 위에 제2 질화막을 형성하는 공정과,
    상기 제2 질화막 위에 포토 레지스트막을 형성하는 공정과,
    상기 포토 레지스트막에 개구부를 형성하는 공정과,
    상기 개구부가 상기 제1 산화막까지 도달하도록, 상기 포토 레지스트막을 마스크로 하여 상기 제2 질화막을 에칭하는 공정과,
    상기 개구부가 상기 제1 질화막까지 도달하도록, 상기 제2 질화막을 마스크로 하여 상기 제1 산화막을 에칭하는 공정과,
    상기 개구부의 저부(底部)의 지름을 넓히도록, 상기 제1 산화막을 에칭하는 공정과,
    상기 개구가 상기 기판까지 도달하여 상기 기판에 달하는 컨택트홀을 형성하도록, 상기 제1 산화막을 마스크로 하여 상기 제1 질화막을 에칭하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 기판 위에 상기 제1 질화막을 형성하는 상기 공정은, 상기 기판 위에 트랜지스터를 형성하는 공정과, 상기 트랜지스터 위 및 상기 기판 위에 상기 제1 질화막을 형성하는 공정에 의해 행해지고, 상기 제1 질화막을 에칭하는 상기 공정에 의해, 상기 컨택트홀이 상기 트랜지스터의 소스/드레인 전극에 달하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 개구부의 저부의 지름을 넓히도록, 상기 제1 산화막을 에칭하는 상기 공정은, 상기 제2 질화막의 윗지름과 동일한 지름을 갖는 상기 개구부의 지름을 변화시키지 않고, 상기 개구부의 저부의 지름을 넓히는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 산화막 위에 상기 제2 질화막을 형성하는 상기 공정 후, 상기 제2 질화막 위에 상기 포토 레지스트막을 형성하는 상기 공정 전에, 상기 제2 질화막 위에 제2 산화막을 형성하는 공정을 더 갖고,
    상기 제2 질화막을 에칭하는 상기 공정은, 상기 포토 레지스트막을 마스크로 하여, 상기 제2 산화막 및 상기 제2 질화막을 에칭하는
    것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 개구부의 저부의 지름은, 상기 개구부의 저부의 지름을 넓히도록, 상기 제1 산화막을 에칭하는 상기 공정에서의 상기 제1 산화막에 대한 에칭량에 의거하여 제어되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 개구부의 저부의 지름을 넓히도록, 상기 제1 산화막을 에칭하는 상기 공정에서 사용되는 에칭 가스의 CF계 폴리머의 함유율은, 상기 제1 산화막을 에칭하는 상기 공정에서 사용되는 에칭 가스의 CF계 폴리머의 함유율보다 큰
    것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 개구부의 저부의 지름을 넓히도록, 상기 제1 산화막을 에칭하는 상기 공정에서의 상기 제1 질화막에 대한 상기 제1 산화막의 선택비는, 상기 제1 산화막을 에칭하는 상기 공정에서의 상기 제1 질화막에 대한 상기 제1 산화막의 선택비보다 큰
    것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 제2 질화막을 에칭하는 상기 공정은, CF4 가스로 이루어지는 에칭 가스, CF4 가스와 CHF3의 혼합 가스로 이루어지는 에칭 가스, CF4와 CH2F2 가스의 혼합 가스로 이루어지는 에칭 가스, 또는, CF4 가스와 CHF3과 CH2F2 가스의 혼합 가스로 이루어지는 에칭 가스가 적용되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 제2 질화막을 에칭하는 상기 공정에 의해, 상기 개구부가 상기 개구부의 저부를 향해 테이퍼(taper) 형상을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 제1 질화막을 에칭하는 상기 공정에 의해, 상기 제1 질화막이 에칭되고, 상기 제2 질화막이 에칭 제거되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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