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KR100533763B1 - 반도체패키지 - Google Patents

반도체패키지 Download PDF

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KR100533763B1
KR100533763B1 KR10-2002-0066108A KR20020066108A KR100533763B1 KR 100533763 B1 KR100533763 B1 KR 100533763B1 KR 20020066108 A KR20020066108 A KR 20020066108A KR 100533763 B1 KR100533763 B1 KR 100533763B1
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semiconductor die
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plate
semiconductor
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Inventor
박수한
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앰코 테크놀로지 코리아 주식회사
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Abstract

이 발명은 반도체패키지에 관한 것으로, 스택된 두개의 반도체 다이 사이에 도전성 플레이트를 삽입하여, 열적 및 전기적 성능을 향상시킬 수 있도록, 수지층 내측에 그라운드 플랜이 형성되고, 상,하면에는 다수의 배선패턴이 형성되며, 상기 상,하의 배선패턴, 또는 배선패턴과 그라운드 플랜을 연결하는 다수의 도전성 비아가 형성된 서브스트레이트, 상기 서브스트레이트의 상면에 위치되고, 하면에는 다수의 본드패드가 형성된 제1반도체 다이, 상기 제1반도체 다이의 본드패드와 상기 서브스트레이트의 상면에 형성된 배선패턴을 전기적으로 연결하는 다수의 도전성 범프, 상기 제1반도체 다이의 상면에 접착제로 접착되고, 상면에 다수의 본드패드가 형성된 제2반도체 다이, 상기 제2반도체 다이의 본드패드와 상기 서브스트레이트의 상면에 형성된 다른 배선패턴을 상호 전기적으로 연결하는 다수의 도전성 와이어, 상기 서브스트레이트 상면의 제1,2반도체 다이, 도전성 범프 및 도전성 와이어를 수지재로 봉지하여 형성된 봉지부 및 상기 서브스트레이트의 하면에 형성된 배선패턴에 융착된 다수의 도전성 볼로 이루어진 것에 있어서, 상기 제1반도체 다이와 제2반도체 다이 사이에는 도전성 플레이트가 더 설치된 것을 특징으로 함.

Description

반도체패키지{semiconductor package}
본 발명은 반도체패키지에 관한 것으로, 더욱 상세하게 설명하면 상,하 방향으로 스택(stack)된 두개의 반도체 다이 사이에 도전성 플레이트를 삽입하여, 열적 및 전기적 성능을 향상시킬 수 있는 반도체패키지에 관한 것이다.
도1을 참조하면, 종래 반도체패키지(100')의 단면도가 도시되어 있다.
도시된 바와 같이 종래의 반도체패키지(100')는 절연성 수지층(2)을 기본 재료로 하여, 내측에 그라운드 플랜(4)이 형성되어 있고, 상,하면에는 다수의 배선패턴(6,8)이 형성되어 있으며, 상기 상,하의 배선패턴(6,8) 또는 배선패턴(6,8)과 그라운드 플랜(4)을 연결하도록 다수의 도전성 비아(10,12)가 형성된 서브스트레이트(16)와, 상기 서브스트레이트(16)의 상면에 위치되어 있되, 하면에 다수의 본드패드(18)가 형성되어 있는 제1반도체 다이(20)와, 상기 제1반도체 다이(20)의 본드패드(18)와 상기 서브스트레이트(16)의 상면에 형성된 배선패턴(6)을 전기적으로 연결하는 다수의 도전성 범프(22)와, 상기 제1반도체 다이(20)의 상면에 접착제(34)로 접착되어 있고, 상면에 다수의 본드패드(24)가 형성되어 있는 제2반도체 다이(26)와, 상기 제2반도체 다이(26)의 본드패드(24)와 상기 서브스트레이트(16)의 상면에 형성된 다른 배선패턴(6)을 상호 전기적으로 연결하는 다수의 도전성 와이어(28)와, 상기 서브스트레이트(16) 상면의 제1,2반도체 다이(20,26), 도전성 범프(22) 및 도전성 와이어(28)를 봉지 수지로 봉지하여 외부 환경으로부터 보호하도록 형성된 봉지부(30) 및 상기 서브스트레이트(16)의 하면에 형성된 배선패턴(8)에 융착되어 외부 장치에 실장되는 다수의 도전성 볼(32)로 이루어져 있다.
도면중 미설명 부호 14는 절연성 수지층(2)의 상,하면에 형성된 배선패턴(6,8)을 부분적으로 코팅하여, 상기 배선패턴(6,8)의 산화 및 오염 등을 방지하기 위한 솔더 마스크이다.
이러한 종래의 반도체패키지(100')는 제1반도체 다이(20)의 전기적 신호(시그널 또는 파워(signal or power))가 본드패드(18), 도전성 범프(22), 서브스트레이트(16)의 상면에 형성된 배선패턴(6), 도전성 비아(12), 서브스트레이트(16)의 하면에 형성된 배선패턴(8) 및 도전성 볼(32)을 통하여 외부 장치에 전달되며, 외부 장치의 전기적 신호는 상기의 역순으로 제1반도체 다이(20)에 전달된다. 또한, 제2반도체 다이(26)의 전기적 신호(시그널 또는 파워)는 본드패드(24), 도전성 와이어(28), 서브스트레이트(16)의 상면에 형성된 배선패턴(6), 도전성 비아(12), 서브스트레이트(16)의 하면에 형성된 배선패턴(8) 및 도전성 볼(32)을 통하여 외부 장치에 전달되며, 외부 장치의 전기적 신호는 상기의 역순으로 제2반도체 다이(26)에 전달된다. 물론, 상기 제1,2반도체 다이(20,26)의 그라운드 신호는 도전성 범프(22) 또는 도전성 와이어(28), 배선패턴(6), 도전성 비아(10), 그라운드 플랜(4), 도전성 비아(10), 배선패턴(8) 및 도전성 볼(32)을 통하여 외부 장치로 전달된다.
한편, 이러한 반도체패키지는 반도체 다이가 복수개 구비됨으로써, 상기 반도체패키지에서 발생되는 열이 더욱 증가하게 되며, 이러한 열은 봉지부를 통해서 외측으로 배출되거나, 또는 서브스트레이트를 통해서 외측으로 배출된다. 그러나, 상기 봉지부 및 서브스트레이트는 낮은 열전달 특성을 갖기 때문에, 결과적으로 반도체패키지의 방열특성이 저조한 단점이 있다.
더불어, 이러한 반도체패키지는 반도체 다이가 복수개 구비됨으로써, 상기 서브스트레이트에 형성되는 배선패턴의 갯수 및 밀도가 높게 되는데(파인피치(fine pitch)화됨), 이로 인하여 배선패턴 상호간의 전기적 상호 작용이 더욱 복잡하게 발생하고, 결국 반도체패키지의 전기적 성능이 저하되는 문제도 있다.
따라서 본 발명은 상기와 같은 종래의 단점 및 문제를 해결하기 위해 안출한 것으로, 본 발명의 목적은 상,하로 스택된 두개의 반도체 다이 사이에 도전성 플레이트를 삽입하여, 열적 및 전기적 성능을 향상시킨 반도체패키지를 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 수지층 내측에 그라운드 플랜이 형성되고, 상,하면에는 다수의 배선패턴이 형성되며, 상기 상,하의 배선패턴, 또는 배선패턴과 그라운드 플랜을 연결하는 다수의 도전성 비아가 형성된 서브스트레이트와, 상기 서브스트레이트의 상면에 위치되고, 하면에는 다수의 본드패드가 형성된 제1반도체 다이와, 상기 제1반도체 다이의 본드패드와 상기 서브스트레이트의 상면에 형성된 배선패턴을 전기적으로 연결하는 다수의 도전성 범프와, 상기 제1반도체 다이의 상면에 접착제로 접착되고, 상면에 다수의 본드패드가 형성된 제2반도체 다이와, 상기 제2반도체 다이의 본드패드와 상기 서브스트레이트의 상면에 형성된 다른 배선패턴을 상호 전기적으로 연결하는 다수의 도전성 와이어와, 상기 서브스트레이트 상면의 제1,2반도체 다이, 도전성 범프 및 도전성 와이어를 수지재로 봉지하여 형성된 봉지부 및 상기 서브스트레이트의 하면에 형성된 배선패턴에 융착된 다수의 도전성 볼로 이루어진 반도체패키지에 있어서, 상기 제1반도체 다이와 제2반도체 다이 사이에는 상기 반도체 다이의 열을 외부로 방출시키고, 배선패턴 상호간의 전기적 상호 작용을 억제하기 위해 도전성 플레이트가 더 설치된 것을 특징으로 한다.
여기서, 상기 도전성 플레이트는 상기 제1반도체 다이와 제2반도체 다이 사이에 위치되는 제1플레이트와, 상기 제1플레이트에 연결된 동시에 제1반도체 외주연 하부로 경사져 형성된 경사 플레이트와, 상기 경사 플레이트에 연결된 동시에 그라운드 플랜과 도전성 비아로 연결된 소정 배선패턴에 연결되는 제2플레이트로 이루어질 수 있다.
상기와 같이 하여 본 발명에 의한 반도체패키지에 의하면 제1반도체 다이와 제2반도체 다이 사이에 대략 캡(cap) 형태의 도전성 플레이트가 더 설치됨으로써, 상기 제1반도체 다이 및 제2반도체 다이의 열이 상기 도전성 플레이트를 따라 전도되어 결국 반도체패키지의 방열성능이 향상되는 장점이 있다.
더불어, 상기 도전성 플레이트는 그 하부의 그라운드 플랜과 전기적으로 연결되어 있어, 상기 제1반도체 다이를 외부의 불필요한 전자기파로부터 차폐시킬 뿐만 아니라, 넓은 그라운드 영역을 형성함으로써 파인 피치(fine pitch)화된 배선 패턴 상호간의 전기적 상호 작용도 최소화시켜 결국 반도체패키지의 전기적 성능을 향상시키는 장점이 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
여기서, 종래 구조와 동일한 구조는 동일한 부호를 이용하기로 하며, 또한 동일한 구조의 설명은 본 발명의 요지가 흐려지지 않도록 최대한 생략하도록 한다.
먼저, 도2를 참조하면, 본 발명에 의한 반도체패키지(100)의 단면도가 도시되어 있다.
도시된 바와 같이 본 발명에 의한 반도체패키지(100)는 수지층(2) 내측에 그라운드 플랜(4)이 형성되고, 상,하면에는 다수의 배선패턴(6,8)이 형성되며, 상기 상,하의 배선패턴(6,8), 또는 배선패턴(6,8)과 그라운드 플랜(4)을 연결하는 다수의 도전성 비아(10,12)가 형성된 서브스트레이트(16)와, 상기 서브스트레이트(16)의 상면에 위치되고, 하면에는 다수의 본드패드(18)가 형성된 제1반도체 다이(20)와, 상기 제1반도체 다이(20)의 본드패드(18)와 상기 서브스트레이트(16)의 상면에 형성된 배선패턴(6)을 전기적으로 연결하는 다수의 도전성 범프(22)와, 상기 제1반도체 다이(20)의 상면에 접착제(34)로 접착되고, 상면에 다수의 본드패드(24)가 형성된 제2반도체 다이(26)와, 상기 제2반도체 다이(26)의 본드패드(24)와 상기 서브스트레이트(16)의 상면에 형성된 다른 배선패턴(6)을 상호 전기적으로 연결하는 다수의 도전성 와이어(28)와, 상기 서브스트레이트(16) 상면의 제1,2반도체 다이(20,26), 도전성 범프(22) 및 도전성 와이어(28)를 수지재로 봉지하여 형성된 봉지부(30) 및 상기 서브스트레이트(16)의 하면에 형성된 배선패턴(8)에 융착된 다수의 도전성 볼(32)로 이루어져 있으며, 이러한 구조는 종래와 동일하다.
단, 본 발명은 상기 제1반도체 다이(20)와 제2반도체 다이(26) 사이에 상기 반도체 다이(20,26)의 열을 외부로 방출시키고, 상,하면 뿐만 아니라 같은 평면에 형성된 배선패턴(6,8)의 상호 전기적 상호 작용을 억제하기 위해 도전성 플레이트(42)가 더 설치된 것이 특징이다.
이러한 도전성 플레이트(42)는 통상적인 구리(Cu), 알루미늄(Al) 또는 이의 등가물이 가능하며, 여기서 특정한 재질로 한정하는 것은 아니다.
또한, 상기 도전성 플레이트(42)는 상기 제1반도체 다이(20)와 제2반도체 다이(26) 사이에 대략 평판 형태로 제1플레이트(36)가 형성되고, 상기 제1플레이트(36)에 연결되어서는 상기 제1반도체 다이(20)의 외주연 하부로 경사져 경사 플레이트(38)가 형성되어 있으며, 상기 경사 플레이트(38)에 연결되어서는 상기 서브스트레이트(16) 상면의 소정 배선패턴(6)에 전기적으로 접속되도록 제2플레이트(40)가 형성되어 이루어진 구성을 한다.
물론, 상기 제2플레이트(40)에 전기적으로 연결된 배선패턴(6)은 도전성 비아(10)를 통하여 그라운드 플랜(4)에 연결됨으로써, 방열 성능은 물론 전기적 성능도 향상되도록 되어 있다.
더불어, 상기 도전성 플레이트(42)중 제2플레이트(40)와 배선패턴(6) 상호간의 접속은 솔더(solder)(도시되지 않음)를 이용하여 수행하거나 또는 초음파 에너지에 의해 수행할 수 있으며, 여기서 특정한 방법으로 한정하는 것은 아니다.
더불어, 상기 도전성 플레이트(42)중 상기 제1플레이트(36)의 하면 및 상면에 제1반도체 다이(20) 및 제2반도체 다이(26)를 접착시키는 접착제(34)는 열적으로 전도도가 매우 우수한 것을 이용함이 바람직하며, 이러한 접착제(34)로는 은충진 접착제가 이용될 수 있다.
마지막으로, 상기 도전성 플레이트(42)의 경사 플레이트(38)에는 다수의 통공을 형성하여, 제조 공정중 수지재가 상기 도전성 플레이트(42) 내측으로 용이하게 흘러 갈 수 있도록 함이 바람직하다.
도3a 및 도3b를 참조하면, 본 발명의 반도체패키지(100)에 이용된 도전성 플레이트(42,420)의 예가 도시되어 있다.
먼저, 도3a에 도시된 바와 같이, 최상단에 형성된 제1플레이트(36)와, 상기 제1플레이트(36)에 연결되어 하부 외측으로 경사져 형성된 경사 플레이트(38)와, 상기 경사 플레이트(38)에 연결된 채 상기 제1플레이트(36)와 평행면을 이루며 외측으로 연장된 제2플레이트(40)로 이루어진 도전성 플레이트(42)를 이용할 수 있다.
이러한 구조로 형성된 도전성 플레이트(42)는 제1반도체 다이(20)의 접착제(34) 상부에 제1플레이트(36)를 접착시키는 동시에, 제2플레이트(40)를 서브스트레이트(16)의 배선패턴(6)에 전기적으로 접속시켜 본 발명에 의한 반도체패키지(100)를 제조할 수 있다.
다음으로, 도3b에 도시된 바와 같이, 동일한 평면에 제1플레이트(360), 연결 플레이트(380) 및 제2플레이트(400)가 펼쳐진 형태로 이루어진 도전성 플레이트(420)를 이용할 수 있다. 이때, 상기 도전성 플레이트(420)는 쉽게 휘어질 수 있을 정도로 수십~수백㎛의 두께로 형성됨이 바람직하다.
이러한 구조로 형성된 도전성 플레이트(420)는 제1반도체 다이(20)의 접착제(34) 상부에 제1플레이트(360)를 접착시키는 동시에, 연결 플레이트(380)를 하향 절곡시킨 후, 이어서 제2플레이트(400)를 솔더나 초음파 에너지로 서브스트레이트(16)의 배선패턴(6)에 접속시켜 본 발명에 의한 반도체패키지(100)를 제조할 수 있다.
도4a 및 도4b는 본 발명의 반도체패키지에 이용된 도전성 플레이트의 다른 예를 도시한 사시도이다.
도4a에 도시된 바와 같이, 도전성 플레이트(420)의 연결 플레이트(380)에는 봉지 공정중 수지재가 용이하게 흘러 갈 수 있도록 다수의 통공(385)이 더 형성될 수 있다. 또한, 도4b에 도시된 바와 같이 제1플레이트(360)에 연결플레이트(380) 및 제2플레이트(400)가 두방향으로만 형성된 듀얼형의 도전성 플레이트(421)도 이용될 수 있다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만, 본 발명은 상기의 실시예로 한정되는 것은 아니며, 본 발명의 범주와 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서, 본 발명에 의한 반도체패키지에 의하면 제1반도체 다이와 제2반도체 다이 사이에 대략 캡(cap) 형태의 도전성 플레이트가 더 설치됨으로써, 상기 제1반도체 다이 및 제2반도체 다이의 열이 상기 도전성 플레이트를 따라 전도되어 결국 반도체패키지의 방열성능이 향상되는 효과가 있다.
더불어, 상기 도전성 플레이트는 그 하부의 그라운드 플랜과 전기적으로 연결되어 있어, 상기 제1반도체 다이를 외부의 불필요한 전자기파로부터 차폐시킬 뿐만 아니라, 넓은 그라운드 영역을 형성함으로써 파인 피치(fine pitch)화된 배선 패턴 상호간의 전기적 상호 작용도 최소화시켜 결국 반도체패키지의 전기적 성능을 향상시키는 효과가 있다.
도1은 종래의 반도체패키지를 도시한 단면도이다.
도2는 본 발명에 의한 반도체패키지를 도시한 단면도이다.
도3a 및 도3b는 본 발명의 반도체패키지에 이용된 도전성 플레이트의 예를 도시한 사시도이다.
도4a 및 도4b는 본 발명의 반도체패키지에 이용된 도전성 플레이트의 다른 예를 도시한 사시도이다.
-도면중 주요 부호에 대한 설명-
100; 본 발명에 의한 반도체패키지
2; 수지층 4; 그라운드 플랜(ground plane)
6,8; 배선패턴 10,12; 도전성 비아(via)
14; 솔더 마스크(solder mask) 16; 서브스트레이트(substrate)
18,24; 본드패드(bond pad) 20; 제1반도체 다이(die)
22; 도전성 범프(bump) 26; 제2반도체 다이
28; 도전성 와이어(wire) 30; 봉지부
32; 도전성 볼(ball) 34; 접착제
36; 제1플레이트(plate) 38; 경사 플레이트
40; 제2플레이트 42; 도전성 플레이트

Claims (3)

  1. (2차 정정) 상,하면에 다수의 배선 패턴이 형성되고, 상기 상,하면 사이에는 소정 면적의 그라운드 플랜이 형성되며, 상기 상면의 배선 패턴중 특정 배선 패턴은 상기 그라운드 플랜과 도전성 비아로 연결된 서브스트레이트와,
    상기 서브스트레이트의 상면에 형성된 배선 패턴중 그라운드 플랜과 연결되지 않은 특정 배선 패턴에 도전성 범프로 접속된 제1반도체 다이와,
    상기 제1반도체 다이의 상면에 위치된 제1플레이트와, 상기 제1플레이트에 연결된 채 상기 제1반도체 다이의 외주연 하부로 경사진 동시에, 다수의 원형 통공이 형성된 경사 플레이트와, 상기 경사 플레이트에 연결된 동시에 상기 상면의 배선 패턴중 그라운드 플랜과 연결된 배선 패턴에 접속되는 제2플레이트로 이루어진 도전성 플레이트와,
    상기 도전성 플레이트중 제1플레이트의 상면에 위치되고, 상기 상면의 배선패턴중 그라운드 플랜과 연결되지 않은 배선 패턴과 도전성 와이어로 접속된 제2반도체 다이와,
    상기 제1반도체 다이, 도전성 범프, 도전성 플레이트, 제2반도체 다이 및 도전성 와이어를 감싸는 봉지부와,
    상기 서브스트레이트의 하면에 형성된 배선 패턴에 접속된 다수의 도전성 볼을 포함하고,
    상기 서브스트레이트의 내부에 형성된 그라운드 플랜은 면적이 상기 제1반도체 다이 또는 제2반도체 다이의 면적보다 큰 것을 특징으로 하는 반도체패키지.
  2. 삭제
  3. 삭제
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101787871B1 (ko) * 2016-02-05 2017-11-15 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100712499B1 (ko) * 2004-07-09 2007-05-02 삼성전자주식회사 열 배출 효율이 증대된 멀티 칩 패키지 및 그 제조방법
KR100770934B1 (ko) * 2006-09-26 2007-10-26 삼성전자주식회사 반도체 패키지와 그를 이용한 반도체 시스템 패키지
KR100908764B1 (ko) * 2007-07-19 2009-07-22 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
KR101450761B1 (ko) * 2013-04-29 2014-10-16 에스티에스반도체통신 주식회사 반도체 패키지, 적층형 반도체 패키지 및 반도체 패키지의 제조방법
CN105556663B (zh) 2014-12-23 2020-01-07 英特尔公司 用于封装体叠层产品的具有引线的集成式封装设计
CN115527961A (zh) * 2022-10-19 2022-12-27 广东省科学院半导体研究所 带有散热板的多芯片互连封装结构及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5977626A (en) * 1998-08-12 1999-11-02 Industrial Technology Research Institute Thermally and electrically enhanced PBGA package
JP2001102495A (ja) * 1999-09-28 2001-04-13 Toshiba Corp 半導体装置
KR20020043395A (ko) * 2000-12-04 2002-06-10 마이클 디. 오브라이언 반도체 패키지
KR20020052581A (ko) * 2000-12-26 2002-07-04 마이클 디. 오브라이언 반도체패키지
KR20020053663A (ko) * 2000-12-27 2002-07-05 마이클 디. 오브라이언 반도체 패키지
KR20030087742A (ko) * 2002-05-09 2003-11-15 삼성전자주식회사 열방출 특성을 개선한 멀티 칩 패키지

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5977626A (en) * 1998-08-12 1999-11-02 Industrial Technology Research Institute Thermally and electrically enhanced PBGA package
JP2001102495A (ja) * 1999-09-28 2001-04-13 Toshiba Corp 半導体装置
KR20020043395A (ko) * 2000-12-04 2002-06-10 마이클 디. 오브라이언 반도체 패키지
KR20020052581A (ko) * 2000-12-26 2002-07-04 마이클 디. 오브라이언 반도체패키지
KR20020053663A (ko) * 2000-12-27 2002-07-05 마이클 디. 오브라이언 반도체 패키지
KR20030087742A (ko) * 2002-05-09 2003-11-15 삼성전자주식회사 열방출 특성을 개선한 멀티 칩 패키지

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101787871B1 (ko) * 2016-02-05 2017-11-15 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법

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