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KR100523302B1 - 펄스 레이저에 의한 어닐을 실시한 반도체 소자를 갖는반도체 장치 및 표시 장치 - Google Patents

펄스 레이저에 의한 어닐을 실시한 반도체 소자를 갖는반도체 장치 및 표시 장치 Download PDF

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KR100523302B1
KR100523302B1 KR10-1998-0037495A KR19980037495A KR100523302B1 KR 100523302 B1 KR100523302 B1 KR 100523302B1 KR 19980037495 A KR19980037495 A KR 19980037495A KR 100523302 B1 KR100523302 B1 KR 100523302B1
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KR
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region
channel region
pulse laser
substrate
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KR10-1998-0037495A
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야스오 세가와
료이찌 요꼬야마
기요시 요네다
쯔또무 야마다
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산요덴키가부시키가이샤
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Priority claimed from JP24875197A external-priority patent/JPH1187670A/ja
Priority claimed from JP26667997A external-priority patent/JP3276900B2/ja
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Abstract

채널 폭(W)이 펄스 레이저의 피치(P)보다 큰 소자에 관하여, 채널 영역(CH)을, 그 채널 폭(W)의 방향이 라인 빔(LB)의 장축 방향에 대해 경사지게 한다. 이에 의해, p-SiTFTLCD의 p-Si를 형성하는 레이저 어닐에서, 조사(照射) 영역의 강도의 불균일로 인한 결정화 불량 영역(R)이 생겨도, 채널 영역은 그 폭의 전체가 이 결정화 불량 영역(R)에 중첩되는 일이 없다. 소자 특성에 영향을 미치는 경우가 없어져, 양호한 p-SiLCD의 제조 수율이 향상된다.

Description

펄스 레이저에 의한 어닐을 실시한 반도체 소자를 갖는 반도체 장치 및 표시 장치{SEMICONDUCTOR DEVICE AND DISPLAY DEVICE HAVING LASER-ANNEALED SEMICONDUCTOR ELEMENT}
본 발명은 반도체 장치, 특히 기판 상의 비(非)단결정 반도체층에 레이저 어닐을 실시하여 얻은 다결정 반도체층을 이용한 반도체 장치 또는 표시 장치에 관한 것이다.
광학 부재로서 액정이나 유기 전기 루미네선스를 이용한 표시 소자로 이루어지는 평면 디스플레이 장치는 소형, 박형, 저소비 전력 등의 이점을 가지며, OA 기기, AV 기기 등의 분야에서 실용화되고 있다. 이들 액정 표시 장치(LCD)나 유기 EL 표시 장치에서는, 각 화소에서의 화상 정보의 유지와 재기록의 타이밍을 제어하는 스위칭 소자로서, 액정이나 EL을 지지하는 기판 상에 박막 트랜지스터(TFT: thin film transistor)를 형성한 액티브 매트릭스형이, 그 화질의 양호함으로 인해 주류가 되고 있다. 그 중에서도, TFT를 각 화소의 스위칭 소자로서 이용함과 함께, 이 스위칭 소자를 구동하는 주변 드라이버에도 이용하여, 이 드라이버를 각 화소가 배치된 표시부의 주변에 스위칭 소자와 동시 형성한 드라이버 내장형 디스플레이가 개발되어, 소형화나 저가화를 실현하고 있다.
드라이버 내장형 표시 장치에 이용하는 TFT로서는, 드라이버에도 적용할 수 있는 동작 속도를 달성할 수 있고, 또한 내열성이 낮은 저렴한 유리 기판 상에 작성할 수 있는 성막 온도의 낮음으로 인해, 채널층에 다결정 반도체, 특히 폴리 실리콘(p-Si)을 이용한 것이 적합하다. 폴리실리콘의 형성에 있어서는, 기판 상에 형성된 비정질 실리콘에 레이저 어닐을 실시함으로써, 지지 기판 온도를 400∼600℃로 억제하면서 결정화할 수 있으며, 이와 같이 하여 얻은 p-Si를 사용해서 TFT를 형성하는 방법에 의해, 무 알칼리 유리 기판 상에 드라이버 회로를 작성할 수 있게 된다.
비정질 실리콘(a-Si)의 레이저 어닐 처리는, 레이저 조사 장치를 이용하여 행해진다. 레이저 조사 장치는, 레이저 발진원으로부터 사출된 펄스 레이저 빔을 광학계가 소정 단면 형상의 빔으로 정형하고, 얻어진 빔을 피처리 기판 상에 형성된 비정질 실리콘막에 조사한다. 정형되어 실리콘막에 조사되는 레이저 빔은, 예를 들면 사각형, 특히 장축 방향이 단축 방향에 대해 대단히 큰 벨트 형태 혹은 라인 형태의 형상이다. 또한, a-Si막이 형성된 피처리 기판이 배치되는 레이저 조사 장치의 스테이지는, 그 평면 방향 내에서 수평 방향 및 수직 방향의 양방향으로 이동가능하며, 이 스테이지를 수평, 수직 방향으로 움직임으로써, 상대적으로는 피처리 기판 상의 a-Si막에 펄스 레이저 빔이 수평 또는 수직 방향으로 스캔되어 가게 된다.
도 1은, 레이저 어닐 처리 공정에서, 상기 피처리 기판에 형성되는 TFT부의 단면 구성을 확대하여 도시하고 있다. 무 알칼리 유리 등의 기판(10)에는 TFT의 게이트 전극(11)이 형성되고, 이것을 덮도록 게이트 절연막(12)이 형성되며, 또한 그 위에 레이저 어닐의 피처리막인 a-Si막(13a)이 형성되어 있다. 그리고, 이 a-Si막(13a)에 대해 펄스 레이저가 조사되어, 레이저 어닐이 행해지면, 이 a-Si막(13a)은 다결정화되어 p-Si막(13)이 형성된다.
도 2는 레이저 어닐 처리에 의해 얻어진 p-Si막(13)을 사용하여 형성된 TFT의 단면 구조를 도시하고 있다. 또한, 도 3은, 얻어진 TFT의 평면 구조를 도시하고 있으며, 상술한 도 1 및 도 2는 도 3의 A-A선의 단면도이다.
a-Si막(13a)에 레이저 어닐을 실시함으로써 얻어진 p-Si막(13)은 게이트 전극(11)의 상측을 횡단하도록 아일랜드 형태로 패터닝된다. 아일랜드 형태의 p-Si막(13) 중의 게이트 전극(11)의 바로 위에 위치하는 영역은 언도핑 채널 영역(CH)이 되며, 그 양측에 불순물이 저농도로 도핑된(Lightly Doped) 영역(LD), 그리고 그 외측에, 불순물이 고농도로 도핑된 소스 영역(S) 및 드레인 영역(D)이 형성되어 있다. p-Si(13) 및 LD 영역(LD)을 형성할 때 마스크로서 이용된 주입 스토퍼막(14)을 덮어 SiNx, SiO2 등의 층간 절연막(15)이 형성되어 있다. 층간 절연막(15) 위에는, 소스 전극(16) 및 드레인 전극(17)이 형성되며, 층간 절연막(15)에 형성된 콘택트 홀(CT)을 통해 각각 소스 영역(S) 및 드레인 영역(D)에 접속되어 있다.
통상, 표시 장치, 예를 들면 LCD에서는 화소가 매트릭스 형태로 배치되어 있으며, 이 화소를 구동하는 TFT 및 배선이 수평 및 수직 주사 방향으로 각각 대응하도록 배치된다. 따라서, 각형(角形)의 기판 상에 이들 표시 소자를 보통으로 배치하면, 피처리 기판에 형성되는 복수의 TFT의 방향, 즉 채널 영역(CH)의 채널 폭 혹은 채널 길이의 연장 방향은, 기판 평면에 대해, 예를 들면 LCD로 했을 때의 수평 주사 방향(H)을 향하거나, 수직 주사 방향(V)을 향하고 있다. 즉, 각 TFT 소자간에, 채널의 방향이 서로 평행 또는 직각을 이루는 관계로 되어 있다. 또, 라인 빔의 방향, 즉 라인 빔의 변, 그리고 기판의 변 등도, 수평 주사 방향(H) 혹은 수직 주사 방향(V)을 향하고 있다.
도 4는 a-Si(13a)로의 조사 레이저 에너지 (횡축)와, 그 때 형성되는 p-Si(13)의 입자 크기 (종축)의 관계도이다. 에너지가 커짐에 따라 입자 크기도 커지지만, 최대 입자 크기가 얻어지는 어느 에너지값(E0)을 넘으면 입자 크기가 급격히 작아진다. 따라서, 소정의 입자 크기를 얻기 위해서는, 에너지가 Ed와 Eu의 좁은 범위 내에 있어야 한다.
이 때문에, 라인 빔의 조사 에너지가 약간이라도 어긋나서, 최적 범위 Ed∼Eu의 사이에서 벗어나면, 결정화가 충분히 행해지지 않아, 입자 크기가 작은 결정화 불량 영역(R)이 p-Si 중의 어느 영역에 생긴다.
여기서, 피처리 기판 상에 형성되는, 예를 들면 액정 구동용의 각 회로 소자의 레이아웃과 조사되는 펄스 레이저 빔의 위치 관계는, 통상 도 5에 도시한 바와 같이 설정된다. 도 5에서 피처리 기판인 머더 기판(59)에는, TFTLCD에 이용되는 액티브 매트릭스 기판을 구성하는 복수의 영역 [여기서는 6 개의 영역, 이하 이 영역을 "액티브 매트릭스 기판(2)"이라고 표현함]이 존재한다. 각 액티브 매트릭스 기판(2)에는, 여러 제조 공정을 거침으로써, 도면 중의 영역(43)에는, 매트릭스 형태로 화소와 각 화소에 접속되는 p-SiTFT가 형성되어, 표시부가 된다 [이하, "표시부(43)"라 함]. 또, 이 표시부(43)의 주위에는, 표시부(43)의 p-SiTFT를 구동하고, 이 TFT와 거의 동시에 형성되는 p-SiTFT를 이용한 드라이버부(44, 45)가 형성된다.
도 5에서는, 머더 기판(59)의 필요한 영역에 비정질 실리콘(a-Si)막이 형성되며, 이 a-Si막에 대해, 피조사 영역(LB)이 수직 주사 방향(V)로 연장되도록 라인 형태의 레이저 빔을 수평 주사 방향(H)으로 순차적으로 이동시키면서 조사하여 어닐하는 모습이 도시되어 있다. 이러한 레이저 어닐을 행함으로써, a-Si를 다결정화하여, 상기 TFT의 채널 영역을 구성하는 p-Si막을 얻고 있다.
이와 같이 순차적으로 펄스 레이저 빔을 위치를 이동시키면서 조사하여 어닐 처리를 행하므로, 통상 레이저 빔의 조사 영역의 에지 방향은, 도 5에 도시한 바와 같이 피처리 기판의 변 방향에 일치하게 된다. 그리고, 상술한 결정화 불량 영역(R)은 레이저 빔 피조사 영역(LB)의 에지 방향에, 특히 빔의 주사 방향 [도 5의 예에서는 기판의 수평 주사 방향(H)에 일치함]과 직교하는 영역(LB)의 장축 방향에 발생하기 쉬움이 확인되고 있다.
이 때문에, 피처리 기판 상에 형성되는 TFT의 채널 영역과 결정화 불량 영역(R)의 관계는, 도 3에 도시한 바와 같이 되는 경우가 많다. 예를 들면, 드라이버(44, 45) 등에 이용되는 TFT에서는, 특히 그 동작 속도나 구동 능력의 향상을 도모하기 위해, 도 3에 도시한 바와 같이 채널 영역(CH)의 채널 폭(W)은 넓게 형성되며, 채널 길이(L)보다 큰 가늘고 긴 형상이 된다. 그리고, TFTLCD 등에 이용되는 TFT는, 상술한 바와 같이 그 채널 폭 방향 및 채널 길이 방향이 기판의 변 방향과 일치하는 경우가 많고, 그러한 레이아웃의 경우에는, 도 3에 도시한 바와 같이 채널의 방향, 즉 채널 폭(W)의 연장 방향과 결정화 불량 영역(R)의 장축의 연장 방향은 서로 평행 또는 직각이 된다.
도 3에서, 채널 영역(CH)을 결정화 불량 영역(RL)이 종단하는, 즉 TFT 채널의 길이 방향에 따라 결정화 불량 영역(Ru)이 발생한 경우, 채널 영역(CH) 중의 이동 경로의 일부(MN)가 결정화 불량 영역(RL)에 의해 점유되어 악화되는 것에 지나지 않고, 채널 폭 방향에서 나머지의 이동 경로(MG)는 결정화 불량 영역(RL)에는 중첩되어 있지 않다. 따라서, 이동 경로의 폭이 축소되고, 실질적인 채널 폭이 삭감되지만, 전기 특성에 크게 영향을 미치는 일은 없으며, 소자의 정상적인 동작이 가능해진다.
이에 반해, 결정화 불량 영역(Rw)이 채널 영역(CH)을 횡단하는 경우, 즉 채널 폭 방향에 따라 발생한 결정화 불량 영역(Rw)이 채널 폭 이상의 길이로 형성되어 버리면, 결정화 불량 영역(Rw)이 채널 영역(CH)의 일부이었다고 해도, 그 TFT의 이동 경로(MNh)가 전체 채널 폭에 걸쳐 그 영역(Rw)에 의해 차단되므로, 그 TFT의 특성이 현저히 악화된다.
본 발명은 이러한 문제점을 해결하기 위하여, 다음과 같은 특징을 가진다.
기판 위에 반도체 소자가 복수개 형성된 반도체 장치에 있어서,
상기 반도체 소자의 일부 또는 전부는,
각각, 펄스 레이저의 조사에 의해 어닐을 실시한 반도체막에 그 채널 영역이 형성되며, 상기 채널 영역의 채널 폭이, 위치를 이동하면서 조사되는 상기 펄스 레이저의 상호 피치보다 넓게 형성되며,
상기 채널 영역은, 그 채널 폭 방향이, 상기 펄스 레이저의 피조사 영역의 장축 방향 및 단축 방향의 어느 하나에 대해서도 일치하지 않게 형성되어 있는 것을 특징으로 한다.
또, 본 발명은, 상기 기판의 변 방향(S)과 상기 펄스 레이저의 피조사 영역의 장축 방향 및 단축 방향이 대체로 동일 방향이며, 상기 채널 영역의 채널 폭 방향이 상기 기판의 변 방향(s)과 다른 것을 특징으로 한다.
또한, 상기 기판의 변 방향(s)과 상기 채널 영역의 채널 폭 방향이 대체로 동일 방향이며, 상기 펄스 레이저의 피조사 영역의 장축 방향 및 단축 방향은 상기 기판의 변 방향(s)과 다른 구성도 채용가능하다.
이와 같이 구성함으로써, 펄스 레이저의 피치와 동일한 폭으로 반도체막 중에 형성되어 버리는 레이저 어닐 처리의 처리 불량 영역이, 반도체 소자의 채널 영역 부근에 형성되었다고 해도, 채널 영역이 그 채널 폭의 전체 폭에서 처리 불량 영역으로 점유되는 것이 방지된다. 이 때문에, 반도체 소자의 특성 열화가 방지된다.
또한, 본 발명에서, 상기 몇 개인가의 반도체 소자가, 상기 기판 위에 형성된 반도체막으로서, 펄스 레이저의 조사에 의한 어닐에 의해 비정질 반도체를 다결정화하여 형성한 다결정 반도체막, 상기 다결정 반도체막의 아일랜드 영역에 형성된 채널 영역, 및 상기 채널 영역과 절연막을 개재하여 중첩되도록 형성된 게이트 전극을 갖는 구성이어도 좋다.
또, 본 발명의 다른 특징에서는, 상기 채널 영역의 채널 폭(W), 상기 펄스 레이저의 피치(P) 및 상기 채널 영역의 채널 폭 방향과 상기 펄스 레이저의 피조사 영역의 장축 방향이 이루는 각도(θ)가,
W·sinθ > P를 만족하는 관계를 갖는 것을 특징으로 한다.
또는, 상기 채널 영역의 채널 길이를 L이라고 했을 경우에, 상기 펄스 레이저의 피치(P) 및 상기 채널 영역의 채널 폭 방향과 상기 펄스 레이저의 피조사 영역의 장축 방향이 이루는 각도(θ)가,
W·sinθ - L·cosθ > P를 만족하는 관계를 갖는 구성도 적용가능하다.
이들과 같은 구성으로 하면, 어닐 처리의 처리 불량 영역이 반도체 소자의 채널 영역 부근에 형성되었을 때, 채널 영역이 그 채널 폭의 전체 폭에서 처리 불량 영역으로 점유되는 것이 보다 확실히 방지된다.
또, 본 발명의 다른 관점에서, 상기 채널 영역의 채널 폭(W), 상기 채널 영역의 채널 길이(L), 상기 펄스 레이저의 피치(P) 및 상기 채널 영역의 채널 폭 방향과 상기 펄스 레이저의 피조사 영역의 장축 방향이 이루는 각도(θ)가, W·sinθ - L·cosθ > P가 되도록 형성하면, 보다 확실히 채널 영역이 어닐 처리의 처리 불량 영역으로 점유되는 것을 방지할 수 있다.
또한, 본 발명의 다른 관점에서는, 기판 위에 반도체 소자가 복수개 형성된 반도체 장치에 있어서, 상기 반도체 소자의 일부 또는 전부는 상기 기판 위에 형성된 반도체막으로서, 펄스 레이저의 조사에 의한 어닐에 의해 비정질 반도체를 다결정화하여 형성한 다결정 반도체막, 상기 다결정 반도체막의 아일랜드 영역에 형성된 채널 영역, 및 상기 채널 영역과 절연막을 개재하여 중첩되도록 형성된 게이트 전극을 구비하고, 이 반도체 소자는 저농도 도핑 드레인 구성으로 되며, 상기 채널 영역의 채널 폭이, 위치를 이동하면서 조사되는 상기 펄스 레이저의 상호 피치보다 넓게 형성되며, 상기 채널 영역은, 그 채널 폭 방향이, 상기 펄스 레이저의 피조사 영역의 장축 방향 및 단축 방향의 어느 하나에 대해서도 일치하지 않도록 형성되어 있는 것을 특징으로 한다.
이러한 이른바 LDD 구조의 반도체 소자에서도, 펄스 레이저의 피치에 대해 그 반도체 소자의 채널 영역이 상기와 같은 관계가 되도록 형성함으로써, 이 반도체 소자의 특성 열화를 방지할 수 있다.
또, 본 발명에서는, 상기 특징에서, 상기 채널 영역의 채널 폭(W), 상기 채널 영역의 채널 길이(L), 상기 저농도 도핑 영역의 길이(L1), 상기 펄스 레이저의 피치(P) 및 상기 채널 영역의 채널 폭 방향과 상기 펄스 레이저의 피조사 영역의 장축 방향이 이루는 각도(θ)가
W·sinθ - (L+L1)·cosθ > P
를 만족하는 관계를 갖는 것이 가능하다.
이러한 반도체 장치 구조를 채용함으로써, LDD 구조의 반도체 소자에서, 어닐 처리의 처리 불량 영역이, 반도체 소자의 채널 영역 부근에 형성되었을 때, 소자 특성에 큰 영향을 주는 채널 영역 및 LD 영역이, 그 채널 폭 방향에서 처리 불량 영역으로 점유되는 것이 보다 확실히 방지된다.
또한, 본 발명의 다른 관점에서는, 상술한 바와 같은 반도체 장치와 동일한 특징을 갖는 표시 장치를 제공한다. 이 표시 장치는, 기판 위에, 복수의 화소(pixel) 중의 대응하는 화소에 각각 표시 신호를 공급하는 복수의 제1 박막 트랜지스터, 및 상기 복수의 제1 박막 트랜지스터를 주사하는 구동 회로를 구성하는 복수의 제2 박막 트랜지스터를 구비하며,
상기 제1 및/또는 제2 박막 트랜지스터는, 상기 기판 위에 형성된 반도체막으로서, 펄스 레이저의 조사에 의한 어닐에 의해 비정질 반도체를 다결정화하여 형성한 다결정 반도체막 내에 그 채널 영역이 형성되며,
적어도 상기 복수의 제2 박막 트랜지스터 중의 일부 또는 전부는, 그 채널 영역의 채널 폭이, 위치를 이동하면서 조사되는 상기 펄스 레이저의 상호 피치보다 넓게 형성되며,
상기 채널 영역은, 그 채널 폭 방향이, 상기 펄스 레이저의 피조사 영역의 장축 방향 및 단축 방향의 어느 하나에 대해서도 일치하지 않도록 형성되어 있는 것을 특징으로 한다.
각 화소에 대응된 제1 박막 트랜지스터를 구동하기 위한 제2 박막 트랜지스터는, 그 특성이 열화되면, 제1 박막 트랜지스터의 특성 열화 이상으로 표시 품질에 큰 악영향을 미친다. 따라서, 제2 박막 트랜지스터의 채널 영역을 상기와 같이 형성함으로써, 제2 박막 트랜지스터의 채널 영역의 채널 폭의 전체 폭에 걸쳐 레이저 어닐 처리의 처리 불량 영역에 의해 점유되는 것을 방지할 수 있어, 제2 박막 트랜지스터의 특성 열화를 방지할 수 있다.
본 발명에 따른 표시 장치에서, 상기 채널 영역의 채널 폭(W), 상기 펄스 레이저의 피치(P) 및 상기 채널 영역의 채널 폭 방향과 상기 펄스 레이저의 피조사 영역의 장축 방향이 이루는 각도(θ)가,
W·sinθ > P
를 만족하는 관계를 갖도록 구성하는 것이 가능하며, 이러한 구성으로 함으로써, 보다 확실히 제2 박막 트랜지스터의 특성 열화를 방지할 수 있다.
본 발명의 다른 특징에서는, 기판 위에 반도체 소자가 복수개 형성된 반도체 장치에 있어서, 상기 반도체 소자의 일부 또는 전부는, 각각, 펄스 레이저의 조사에 의해 어닐을 실시한 반도체막에 그 채널 영역이 형성되며, 상기 채널 영역은, 서로 이간되고 전기적으로는 병렬 접속된 복수의 채널 영역 부분으로 구성되며, 상기 복수의 채널 영역 부분의 각 채널 폭과 상기 복수의 채널 영역 부분의 이간 거리의 합계 거리가, 위치를 이동하면서 조사되는 상기 펄스 레이저의 상호 피치보다 넓게 형성되어 있는 것을 특징으로 한다.
또한, 본 발명의 다른 특징에서는, 상기 복수의 채널 영역 부분이 그 채널 폭 방향으로 각각 이간되어 있는 것을 특징으로 한다.
펄스 레이저의 피치에 대해, 이와 같이 반도체 소자의 채널 영역을 형성함으로써, 반도체 소자의 채널 영역의 채널 폭의 전체 폭이 레이저 어닐 처리의 처리 불량 영역으로 점유되어 버리는 것을 방지할 수 있어, 반도체 소자의 특성 열화를 방지할 수 있다.
본 발명의 다른 특징에서는, 표시 장치에 있어서, 기판 위에, 복수의 화소(pixel) 중의 대응하는 화소에 각각 표시 신호를 공급하는 복수의 제1 박막 트랜지스터, 및 상기 복수의 제1 박막 트랜지스터를 구동하는 구동 회로를 구성하는 복수의 제2 박막 트랜지스터를 구비하며, 상기 제1 및/또는 제2 박막 트랜지스터는, 상기 기판 위에 형성된 반도체막으로서, 펄스 레이저의 조사에 의한 어닐에 의해 비정질 반도체를 다결정화하여 형성한 다결정 반도체막 내에 그 채널 영역이 형성되며, 적어도 상기 복수의 제2 박막 트랜지스터 중의 일부 또는 전부는, 각각, 그 채널 영역이 서로 이간되며 전기적으로는 병렬 접속된 복수의 채널 영역 부분으로 구성되며, 상기 복수의 채널 영역 부분의 각 채널 폭과 상기 복수의 채널 영역 부분의 이간 거리의 합계 거리가, 위치를 이동하면서 조사되는 상기 펄스 레이저의 상호 피치보다 넓게 형성되어 있는 것을 특징으로 한다.
상술한 바와 같이 각 화소에 대응된 제1 박막 트랜지스터를 구동하기 위한 제2 박막 트랜지스터는, 그 특성이 열화하면, 제1 박막 트랜지스터의 특성 열화 이상으로 표시 품질에 큰 악영향을 미친다. 제2 박막 트랜지스터의 채널 영역을 펄스 레이저의 피치에 대해 상기와 같은 관계가 되도록 형성함으로서, 제2 박막 트랜지스터의 채널 영역의 채널 폭의 전체 폭에 걸쳐 레이저 어닐 처리의 처리 불량 영역에 의해 점유되는 것을 방지할 수 있어, 제2 박막 트랜지스터의 특성 열화를 방지할 수 있다.
도 6 및 도 7을 참조하여, 본 발명의 제1 실시예에 따른 레이저 어닐 방법을 설명한다. 도 6에서, 머더 기판(1)에는, 상술한 도 5와 마찬가지로, 표시 장치에 이용되는 액티브 매트릭스 기판(2)이 복수개, 예를 들면 6개 포함되어 있다. 각 액티브 매트릭스 기판(2)에서, 참조 부호 3은 표시 소자가 매트릭스 형태로 배열 형성될 예정의 표시부, 4는 각 표시 소자에 표시 신호를 기록하기 위해 스위칭을 제어하는 주사 신호를 발생하도록 형성될 예정의 게이트 드라이버, 5는 주사 신호에 동기하여 각각의 표시 소자에 표시 신호를 공급하도록 형성될 예정의 드레인 드라이버이다.
또, 각 표시 소자, 배선, 그 외의 필요한 회로를 형성한 후에, 액티브 매트릭스 기판(2)은 표시 소자를 구성하도록 대향 전극을 구비한 대향 기판과 각각 접합되며, 각 액티브 매트릭스 기판(2)마다 머더 기판(1)을 분리하고, 접합된 액티브 매트릭스 기판(2)과 대향 기판간에 광학 부재인 액정을 봉입함으로써 액정 표시 장치(LCD)를 얻을 수 있다.
표시부(3)에서, 각 표시 소자는, 액정을 유전층으로 한 LC 캐패시터와, 이 LC 캐패시터에 대해 액정을 구동하기 위한 표시 신호 전압을 인가하고, 또한 소정 기간 그 전압을 유지하기 위한 스위칭 소자로서의 TFT가 형성되며, 또 드라이버부(4, 5)에서는, 인버터를 구성하도록 CMOS 트랜지스터가, N-ch 및 P-ch의 TFT에 의해 형성된다.
도 6에서는, 머더 기판(1) 위에 a-Si막이 형성된 상태로서, 이 a-Si막에 대해 레이저 어닐을 실시하는 모습이 도시되어 있다. 펄스 레이저인 라인 빔(LB)의 각 쇼트(shot)가 기판(1) 위를 소정의 중첩량을 가지고, 즉 소정의 피치로 순차적으로 이동되어 감으로써 기판(1)의 전면에 레이저 빔이 스캔된다. 라인 빔(LB)의 장축 방향 및 단축 방향은, 각각 기판(1) 평면에서, 디스플레이로 한 경우의 수평 주사 방향(H) 및 수직 주사 방향(W)에 일치하고 있다.
도 7은 레이저 어닐을 이용하여 형성된 p-Si(13)을 사용하여 형성되는 TFT의 평면도이다. 또, 도 7의 A-A선에 따른 단면 구조는 도 8에 도시한다. 또, 도 8의 TFT는 상술한 도 2와 마찬가지의 구성이며, 대응하는 부분에는 동일 부호를 부여하고 있다. 본 발명에서는, 채널 영역(CH)의 방향, 즉 채널 폭(W) 방향과 라인 빔(LB)의 방향, 즉 장축 방향 [여기서는 수직 주사 방향(V)에 일치함]을, 다음에 상술하는 관계에 의해 정해지는 θ의 각도를 이루도록 하고 있다.
우선, 본원 출원인은 도 6과 같이 라인 빔(LB)의 변 방향을 따라 결정화 불량 영역(R)이 발생하는 이유가 다음과 같다는 것을 밝혀 냈다.
도 9는 레이저 어닐을 행하기 위한 레이저 어닐 장치의 구성도이다. 참조 부호 51은 펄스 레이저를 발생하는 발진원, 52는 렌즈(55), 미러(56)로 이루어지는 광학계, 53은 최종 조사부, 54는 내부에 피처리 기판(59)을 지지하는 스테이지(58)를 장비한 처리 챔버이다. 레이저 발진원(51)에서 발생된 엑시머 레이저 등의 레이저광은 광학계(52)에 송출된다. 광학계(52)에서, 각종 렌즈(55)는 원통형 렌즈, 집광 렌즈 등이며, 여기를 통과하는 동안에 레이저 광은 소정의 단면 형상으로 정형된 레이저 빔이 된다. 레이저 빔은 사각형, 그 중에서도, 장축 방향이 단축 방향에 대해 대단히 큰 라인 형태로 된다. 이 라인 빔은, 챔버(54)에 설치된 투명한 창(60)을 통과하여, 챔버(54) 내의 피처리 기판(59)에 조사된다. 피처리 기판(1)을 탑재한 스테이지(58)는 평면 위를 수평 방향 및 수직 방향으로 가동하며, 상대적으로 피처리 기판(1) 위를 라인 빔이 스캔된다.
도 10에 도시한 바와 같이, 라인 빔(LB)의 스캔은, 펄스 레이저의 각 쇼트(STn)가, 그 단축 방향, 여기서는 수직 방향(V)으로 순차적으로 이동되어 감으로써 행해진다. 여기서, 라인 빔(LB)의 선 폭(T)과 선 길이는 도 8에 도시한 레이저 어닐 장치의 레이저 발진원(51)과 광학계(52)에 의해 설정된다. 즉, 펄스 레이저의 각 쇼트간의 안정성 때문에, 발진원(51)의 발진 주파수는 200∼300 ㎐ 정도, 예를 들면 290 ㎐로 설정되며, 라인 빔(LB)의 피조사 영역에서의 에너지 밀도의 균일성 때문에 라인 빔(LB)의 선 폭(T)은 100∼1,000 ㎛, 예를 들면 600 ㎛로 설정된다. 그리고, 스캔 속도, 즉 스테이지(58)의 스테이지 이동 속도에 의해 스루풋이 정해짐과 동시에, 각 쇼트(STn)간의 중첩량, 즉 피치(P)가 결정된다. 예를 들면, P = 30 ㎛이며, 동일 지점에 대해서는 20 쇼트가 중첩해서 조사되도록 설정된다.
펄스 레이저의 조사 에너지는, 각 쇼트간에서는 편차가 있으며, 어느 쇼트에 대해, 조사 에너지가 Ed와 Eu간의 대단히 좁은 최적 범위로부터 벗어나 버리면, 결정화가 불량해지며, 그 쇼트는 실패하게 된다. 도 10에서, 예를 들면 쇼트(STn-3)가 실패하게 된 경우, 계속되는 쇼트(STn-2, STn-1, …)가 중첩되는 영역은, 다시 결정화가 행해져, 쇼트(STn-3)의 실패가 회복되지만, 쇼트(STn-3)의 최후미의 띠 형태 영역에 대해서는, 이 쇼트가 최종이 되므로, 결정화의 불량이 회복되지 않고, 결정화 불량 영역(R)으로서 남아 버린다. 즉, 결정화 불량 영역(R)은, 라인 빔(LB)의 스캔 방향에 수직으로 연장되는 가늘고 긴 형상이며, 그 선 폭(T)은 펄스 레이저의 피치(P)와 동일함을 알 수 있다. 여기서, 채널 폭(W), 펄스 피치(P) 및 각도(θ)가
Wsinθ = P
의 관계에 있을 때, 도 11로부터, 결정화 불량 영역(R)이 채널 영역(CH) 위에 있는 경우, 결정화 불량 영역(R)이 도면의 R1로부터 R2의 사이에 위치할 때, 채널 영역(CH) 중의 이동 경로(MN)가, 결정화 불량 영역(R)을 통과하는 것을 피할 수 없으며, 따라서 이동 경로(MN)가 채널의 전체 폭에 걸쳐 악화된다.
따라서, 채널 폭(W), 펄스 피치(P) 및 각도(θ)간의 관계를 다음의 수학식 1과 같이 설정함으로써, 예를 들어 결정화 불량 영역(R)이 채널 영역(CH)을 횡단하도록 발생해도, 채널 영역(CH) 내의 이동 경로(MN)가 전 채널 폭에 걸쳐 결정화 불량 영역(R)으로 차단되어 버릴 확률이 작아지며, 이동 경로의 일부(MG)가 채널 영역(CH) 중의 결정화 불량 영역(R)의 외측에 위치하게 되어 TFT 전체의 특성 열화가 방지되므로, 양호한 소자 특성을 얻을 수 있다.
또한, 본 실시예에서는, 채널 영역(CH)의 채널 폭 방향과 라인 빔(LB)의 변 방향이 상이하게 되도록 TFT를 형성하므로, 예를 들어 결정화 불량 영역(R)이 채널 영역(CH)을 횡단하도록 발생해도, 채널 영역(CH)의 일부가 결정화 불량 영역(R)으로부터 벗어나, 이동 경로의 일부(MG)가 양호하게 유지되어, 양호한 소자 특성을 얻을 수 있다.
다음에, 본 발명의 제2 실시예에 대해 설명한다. 도 12에 도시한 바와 같이, TFT의 채널 길이(L), 채널 폭(W), 펄스 피치(P) 및 각도(θ)가 다음의 수학식 2의 관계에 있는 경우, 결정화 불량 영역(R)이 도면의 R3에 위치할 때, 채널 영역(CH) 중의 이동 경로(MN)가 결정화 불량 영역(R)을 통과하는 것을 피할 수 없으며, 따라서, 이동 경로(MN)가 전체 폭에 걸쳐 악화되어, 그 소자가 불량해진다.
따라서, 본 실시예에서는 채널 영역(CH)의 채널 길이(L), 채널 폭(W), 펄스 피치(P) 및 각도(θ)간의 관계를 수학식 3과 같이 설정한다.
이에 의해, 예를 들어 결정화 불량 영역(R)이 채널 영역(CH)을 통과하도록 발생해도, 결정화 불량 영역(R)에 의해 채널 영역(CH) 내의 이동 경로(MN)가 채널 전체 폭에 걸쳐 차단되는 일이 거의 없게 되며, 반드시 어느 이동 경로의 일부(MG)가 채널 영역(CH) 중의 결정화 불량 영역(R)을 회피하여 열화가 방지되므로, 보다 양호한 소자 특성을 얻을 수 있다.
다음에, 본 발명의 제3 실시예에 대해 설명한다. 도 13에 도시한 바와 같이, 채널 영역(CH)의 채널 길이(L)와 LD 영역(LD)의 폭(L1), 채널 폭(W), 펄스 피치(P) 및 각도(θ)가 다음의 수학식 4의 관계에 있는 경우, 결정화 불량 영역(R)이 도면의 R4에 위치할 때는, 채널 영역(CH) 내 뿐만 아니라 LD 영역(LD)을 합친 영역에서의 이동 경로(MN)가 결정화 불량 영역(R)을 통과하는 것을 피할 수 없으며, 따라서, 이동 경로(MN)가 채널 전체 폭에 걸쳐 열화되어, 그 소자가 불량해진다.
따라서, 본 실시예에서는 채널 영역(CH)의 채널 길이(L)와 LD 영역(LD)의 폭(L1), 채널 폭(W), 펄스 피치(P) 및 각도(θ)간의 관계를 다음의 수학식 5와 같이 설정한다.
이에 의해, 예를 들어 결정화 불량 영역(R)이 채널 영역(CH) 및 LD 영역(LD) 위를 통과하도록 발생해도, 결정화 불량 영역(R)에 의해, 채널 영역(CH) 및 LD 영역(LD) 중의 이동 경로가 채널 전체 폭에 걸쳐 차단되는 일이 거의 없어지며, 반드시 이동 경로의 일부(MG)는, 채널 영역(CH) 내 뿐만 아니라 LD 영역(LD) 중의 결정화 불량 영역(R)도 회피할 수 있으며, 악화가 방지되므로, 보다 한층 더 양호한 소자 특성을 얻을 수 있다.
또, 이상의 설명에서, 방향(H), 방향(V)은 디스플레이로 한 경우의 수평 주사 방향(H), 수직 주사 방향(V)으로 하고 있으나, 각 도면에서, 방향(H)와 방향(V)가 반대 관계이어도 좋다. 어느 경우에서도, 방향(H)과 방향(V)이 서로 직각인 관계에 있는 것이 요건이다. 또, 라인 빔(LB)의 장축 방향과 단축 방향, 및 머더 기판(1)의 변과 액티브 매트릭스 기판(2)의 변 방향은, 수평 주사 방향(H) 또는 수직 주사 방향(V)에 일치하고 있다.
본 발명의 제4 실시예에 따른 레이저 어닐 방법을 설명한다. 전술한 제1 내지 제3 실시예에서는, 머더 기판(1) 및 액티브 매트릭스 기판(2)의 변 방향과 라인 빔(LB)의 장축 및 단축 방향이 일치한 조건에서, 기판(1, 2) 위의 채널 영역(CH)의 채널 폭 방향의 방향이 기판(1, 2)의 변 방향에 대해 전술한 수학식 1, 3, 5의 어느 하나를 만족하도록 형성하고 있다. 이에 반해, 본 실시예 4에서는, 기판(1, 2)의 변 방향과 채널 폭 방향이 일치한 관계를 변화시키지 않고, 도 14에 도시한 바와 같이, 기판(1, 2)의 변 방향과 라인 빔(LB)의 장축 및 단축이 이루는 각도를 θ로 하여, 기판 위의 TFT의 채널 영역과 결정화 불량 영역(R)이 상술한 수학식 1, 3, 5의 어느 하나를 만족하도록 라인 빔을 조사한다.
라인 빔과 기판(1, 2)이 도 14와 같은 위치가 되기 위해서는, 기판(1, 2)의 이동 방향, 도 9의 레이저 조사 장치로부터 조사되는 라인 빔(LB)의 장축 및 단축 방향의 어느 하나를 변경해도 좋다.
이상과 같은 실시예 1∼4에서는, 레이저 어닐이 실시된 반도체막을 사용하여 형성된 반도체 소자를 복수개 갖는 반도체 장치에서, 채널 영역의 치수, 펄스 레이저의 피치 및 채널 영역의 채널 축 방향과 펄스 레이저의 피조사의 장축 방향이 이루는 각도간의 관계를 조정함으로써, 펄스 레이저의 조사 에너지의 편차가 반도체 소자의 특성에 영향을 미치는 일이 방지되어, 소자 특성이 양호한 반도체 장치의 제조가 가능하게 되고 있다.
다음에, 실시예 6에 대해 설명한다.
도 15는, 실시예 6에 따른 TFT의 평면 구성을 도시하고 있다. 이 TFT는, 예를 들면 도 6의 드라이버부(44, 45) 내의 TFT, 특히 드라이버 내의 인버터를 구성하는 TFT이다. 도 15의 A-A선에 따른 단면 구조는, 도 8에 도시한 것과 동일하다. 본 실시예 6에 따른 TFT는, 그 채널 영역이, 서로 이간되며 또한 전기적으로는 병렬 접속된 복수의 채널 영역 부분으로 구성되어 있다. 구체적으로는, 도 15에 도시한 바와 같이, 게이트 전극(11), 소스 전극(16), 드레인 전극(17)을 공용하도록, 각각의 아일랜드 형태의 p-Si막(13)이 형성되며, 각 p-Si막(13)에서, 게이트 전극(11)과 서로 중첩되는 부분에는 채널 영역 부분(CH)이 형성되며, 각 채널 영역 부분(CH)의 양측에는, 불순물이 저농도로 도프된 저농도 도핑 영역(LD)이 형성되며, 이 영역(LD)의 외측에 불순물이 고농도로 도프된 소스 영역(NS), 드레인 영역(ND)이 형성되어 있다. 또, 이 예 및 상술한 예에서 TFT는 NchTFT이며, 또한 LDD 구조를 갖고 있으나, TFT는 PchTFT의 경우도 있으며, LDD 구조를 갖지 않은 경우도 있다. 특히, PchTFT의 경우에는, LDD 구조는 갖지 않으며, 채널 영역 부분(CH)의 양측에는, 불순물이 고농도로 도프된 소스 영역(S), 드레인 영역(D)이 형성된다.
또, 본 실시예 6에서, TFT의 복수의 채널 영역 부분은, 그 채널 폭 방향으로 이간되어 형성되어 잇다. 그리고, 이 TFT는 2 개의 채널 영역 부분의 각 채널 폭(W2, W3), 2 개의 채널 영역 부분의 이간 거리(WA)의 합계 거리(W1)가 실시예 1∼5와 동일한 레이저 어닐 처리시 발생하는 결정화 불량화 영역(R)의 폭 [펄스 레이저의 피치(P)] 보다 넓어지도록 형성되어 있다. 즉, 본 실시예 6에서는, 요구되는 TFT 능력에 따라 정해지는 TFT의 채널 폭(W)을 일정하게 한 경우에, W가 다음의 수학식 6을 만족한다.
또, 이 채널 폭(W)과 이간 거리(WA)의 합계 거리(W1)가 펄스 레이저의 피치(P)와 다음의 수학식 7과 같은 관계를 만족하도록 TFT가 형성되어 있다.
도 16은 본 실시예 6의 TFT에 대응하는 관련 기술에 따른 TFT의 평면 구조를 나타내고 있다. 도 16에 도시한 바와 같이 관련 기술에 따른 TFT에서는, 그 채널 영역은 일체로 형성된다. 동일한 동작 특성이 요구되는 경우, 본 실시예 6의 TFT의 W와, 도 16의 TFT의 채널 폭(Wx)은 거의 동일하게 설계된다. 이러한 상황에서, 결정화 불량 영역(R)이 발생하면, 도 16에 도시한 TFT에서는, 그 채널 영역은, 이 결정화 불량 영역(R) 내에 형성되어 버리게 된다. 그러나, 본 실시예 6과 같이, 채널 영역을 분리하고, 상기 수학식 6 및 수학식 7을 만족하도록, 채널 영역을 형성함으로써, 결정화 불량 영역(R) 내에 모든 채널 영역 부분이 형성되어 버리는 것이 방지된다. 예를 들면, 도 15에 도시한 바와 같이, 그 우측의 채널 영역 부분(CH)은 결정화 불량 영역(R)에 의해 덮여 있으나, 좌측의 채널 영역 부분(CH)은 결정화 불량 영역(R)으로부터 벗어나 있다. 따라서, 도 15의 TFT에서는, 채널 폭의 전체 폭(W) 중의 W2의 폭의 이동 경로(MG)가 실질적으로 양호해진다.
이에 의해, 폭(P)의 결정화 불량 영역(R)이 TFT의 형성 영역 위를 통과하도록 생겨도, 채널 영역(CH)의 채널 전체 폭(W)이 결정화 불량 영역(R)에 점유되는 일이 없어져, 결정화 불량 영역(R)의 외측의 채널 영역 부분(CH)에 형성되는 이동 경로(MG)에 의해 양호한 소자 특성을 얻을 수 있다.
도 1은 a-Si막에 레이저 어닐을 행하는 공정에서의 피처리 기판을 도시한 단면도.
도 2는 TFT의 단면 구성을 도시한 도면.
도 3은 TFT의 평면 구성을 도시한 도면.
도 4는 레이저 어닐에서의 조사 레이저 에너지와 얻어지는 p-Si의 입자 크기의 관계를 도시한 도면.
도 5는 p-SiTFTLCD의 피처리 기판 상에서의 각 회로 소자의 레이아웃 및 피처리 기판과 라인 빔의 피조사 영역의 일반적인 위치 관계를 도시한 도면.
도 6은 본 발명의 실시예에 따른 LCD의 피처리 기판 상에서의 각 회로 소자의 레이아웃 및 피처리 기판과 라인 빔의 피조사 영역의 위치 관계를 도시한 도면.
도 7은 본 발명의 실시예에 따른 LCD의 드라이버부의 TFT 구조예 및 결정화 불량 영역의 위치 관계를 도시한 평면도.
도 8은 도 7의 TFT의 A-A선에 따른 단면 구조를 도시한 도면.
도 9는 본 발명의 실시예에서 사용하는 레이저 광 조사 장치의 구성을 도시한 도면.
도 10은 라인 빔이 스캔되는 모습을 도시한 도면.
도 11은 본 발명의 실시예에 따른 채널 영역과 결정화 불량 영역의 위치 관계를 도시한 도면.
도 12는 본 발명의 실시예에 따른 채널 영역과 결정화 불량 영역의 위치 관계를 도시한 도 11과 다른 도면.
도 13은 본 발명의 실시예에 따른 채널 영역과 결정화 불량 영역의 위치 관계를 도시한 도 11 및 도 12와 다른 도면.
도 14는 본 발명의 다른 실시예에 따른 피처리 기판, 및 그 각 회로 소자의 레이아웃, 및 피처리 기판과 라인 빔의 피조사 영역의 일반적인 위치 관계를 도시한 도면.
도 15는 본 발명의 실시예에 따른 TFT의 평면 구성을 도시한 도면.
도 16은 관련 기술에 따른 TFT의 평면 구성을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 머더 기판
2 : 액티브 매트릭스 기판
3 : 표시부(display area)
4, 5 : 드라이버부
LB : 라인 빔
R : 결정화 불량 영역

Claims (12)

  1. 기판 위에 반도체 소자가 복수개 형성된 반도체 장치로서,
    상기 반도체 소자의 일부 또는 전부는,
    각각, 펄스 레이저의 조사에 의해 어닐을 실시한 반도체막에 그 채널 영역이 형성되고,
    상기 채널 영역의 채널 폭이, 위치를 이동하면서 조사되는 상기 펄스 레이저의 상호 피치보다 넓게 형성되고,
    상기 채널 영역은, 그 채널 폭 방향이, 상기 펄스 레이저의 피조사 영역의 장축 방향 및 단축 방향의 어느 하나에 대해서도 일치하지 않도록 형성되며,
    상기 기판의 변 방향(s)과, 상기 펄스 레이저의 피조사 영역의 장축 방향 및 단축 방향은 대체로 동일 방향이고,
    상기 채널 영역의 채널 폭 방향은, 상기 기판의 변 방향(s)과 다른 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 채널 영역의 채널 폭(W), 상기 펄스 레이저의 피치(P) 및 상기 채널 영역의 채널 폭 방향과 상기 펄스 레이저의 피조사 영역의 장축 방향이 이루는 각도(θ)가
    W·sinθ > P
    를 만족하는 관계를 갖는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 채널 영역의 채널 폭(W), 상기 채널 영역의 채널 길이(L), 상기 펄스 레이저의 피치(P) 및 상기 채널 영역의 채널 폭 방향과 상기 펄스 레이저의 피조사 영역의 장축 방향이 이루는 각도(θ)가
    W·sinθ - L·cosθ > P
    를 만족하는 관계를 갖는 것을 특징으로 하는 반도체 장치.
  4. 기판 위에 반도체 소자가 복수개 형성된 반도체 장치로서,
    상기 반도체 소자의 일부 또는 전부는,
    상기 기판 위에 형성된 반도체막으로서, 펄스 레이저의 조사에 의한 어닐에 의해 비정질 반도체를 다결정화하여 형성한 다결정 반도체막,
    상기 다결정 반도체막의 아일랜드 영역에 형성된 채널 영역, 및
    상기 채널 영역과 절연막을 개재하여 중첩되도록 형성된 게이트 전극
    을 가지고,
    상기 채널 영역의 채널 폭이, 위치를 이동하면서 조사되는 상기 펄스 레이저의 상호의 피치보다 넓게 형성되고,
    상기 채널 영역은 그 채널 폭 방향이 상기 펄스 레이저의 피조사 영역의 장축 방향 및 단축 방향의 어느 하나에 대해서도 일치하지 않도록 형성되며,
    상기 기판의 변 방향(s)과 상기 펄스 레이저의 피조사 영역의 장축 방향 및 단축 방향은 대체로 동일 방향이고,
    상기 채널 영역의 채널 폭 방향은 상기 기판의 변 방향(s)과 다른 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 채널 영역의 채널 폭(W), 상기 펄스 레이저의 피치(P) 및 상기 채널 영역의 채널 폭 방향과 상기 펄스 레이저의 피조사 영역의 장축 방향이 이루는 각도(θ)가
    W·sinθ > P
    를 만족하는 관계를 갖는 것을 특징으로 하는 반도체 장치.
  6. 제4항에 있어서, 상기 채널 영역의 채널 폭(W), 상기 채널 영역의 채널 길이(L), 상기 펄스 레이저의 피치(P) 및 상기 채널 영역의 채널 폭 방향과 상기 펄스 레이저의 피조사 영역의 장축 방향이 이루는 각도(θ)가
    W·sinθ - L·cosθ > P
    를 만족하는 관계를 갖는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 기판의 변 방향(s)과 상기 펄스 레이저의 피조사 영역의 장축 방향 및 단축 방향은 대체로 동일 방향이며,
    상기 채널 영역의 채널 폭 방향과 상기 기판의 변 방향(s) 중의 어느 하나의 변 방향이 이루는 각도는 상기 채널 영역의 채널 폭 방향과 상기 펄스 레이저의 피조사 영역의 장축 방향이 이루는 각도(θ)와 대체로 동일한 것을 특징으로 하는 반도체 장치.
  8. 기판 위에 반도체 소자가 복수개 형성된 반도체 장치로서,
    상기 반도체 소자의 일부 또는 전부는,
    상기 기판 위에 형성된 반도체막이며, 펄스 레이저의 조사에 의한 어닐에 의해 비정질 반도체를 다결정화하여 형성한 다결정 반도체막,
    상기 다결정 반도체막의 아일랜드 영역에 형성된 채널 영역,
    상기 채널 영역과 절연막을 개재하여 중첩되도록 형성된 게이트 전극, 및
    상기 다결정 반도체막의 아일랜드 영역의 상기 채널 영역의 양측에 형성되며, 그 채널 영역간에 각각 불순물이 저농도로 도프된 저농도 도핑 영역(lightly doped region)을 통하여, 불순물이 고농도로 도프된 소스 영역 및 드레인 영역
    을 구비하고,
    상기 채널 영역의 채널 폭이, 위치를 이동하면서 조사되는 상기 펄스 레이저의 상호 피치보다 넓게 형성되고,
    상기 채널 영역은, 그 채널 폭 방향이, 상기 펄스 레이저의 피조사 영역의 장축 방향 및 단축 방향 중 어느 하나에 대해서도 일치하지 않도록 형성되며,
    상기 기판의 변 방향(s)과 상기 펄스 레이저의 피조사 영역의 장축 방향 및 단축 방향은 대체로 동일 방향이며,
    상기 채널 영역의 채널 폭 방향은, 상기 기판의 변 방향(s)과 다른 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 채널 영역의 채널 폭(W), 상기 채널 영역의 채널 길이(L), 상기 저농도 도핑 영역의 길이(L1), 상기 펄스 레이저의 피치(P) 및 상기 채널 영역의 채널 폭 방향과 상기 펄스 레이저의 피조사 영역의 장축 방향이 이루는 각도(θ)가
    W·sinθ - (L+L1)·cosθ > P
    를 만족하는 관계를 갖는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서, 상기 기판의 변 방향(s)과 상기 펄스 레이저의 피조사 영역의 장축 방향 및 단축 방향은 대체로 동일 방향이며,
    상기 채널 영역의 채널 폭 방향과 상기 기판의 변 방향(s) 중의 어느 하나의 변 방향이 이루는 각도는 상기 채널 영역의 채널 폭 방향과 상기 펄스 레이저의 피조사 영역의 장축 방향이 이루는 각도(θ)와 대체로 동일한 것을 특징으로 하는 반도체 장치.
  11. 표시 장치에 있어서,
    기판 위에,
    복수의 화소(pixel) 중의 대응하는 화소에 각각 표시 신호를 공급하는 복수의 제1 박막 트랜지스터, 및
    상기 복수의 제1 박막 트랜지스터를 주사하는 구동 회로를 구성하는 복수의 제2 박막 트랜지스터
    를 구비하고,
    상기 제1 및/또는 제2 박막 트랜지스터는, 상기 기판 위에 형성된 반도체막이며, 펄스 레이저의 조사에 의한 어닐에 의해 비정질 반도체를 다결정화하여 형성한 다결정 반도체막 내에 그 채널 영역이 형성되고,
    적어도 상기 복수의 제2 박막 트랜지스터 중의 일부 또는 전부는, 그 채널 영역의 채널 폭이, 위치를 이동하면서 조사되는 상기 펄스 레이저의 상호 피치보다 넓게 형성되고,
    상기 채널 영역은, 그 채널 폭 방향이, 상기 펄스 레이저의 피조사 영역의 장축 방향 및 단축 방향 중 어느 하나에 대해서도 일치하지 않도록 형성되며,
    상기 기판의 변 방향(s)과 상기 펄스 레이저의 피조사 영역의 장축 방향 및 단축 방향은 대체로 동일 방향이고,
    상기 채널 영역의 채널 폭 방향은 상기 기판의 변 방향(s)과 다른 것을 특징으로 하는 표시 장치.
  12. 제11항에 있어서, 상기 채널 영역의 채널 폭(W), 상기 펄스 레이저의 피치(P) 및 상기 채널 영역의 채널 폭 방향과 상기 펄스 레이저의 피조사 영역의 장축 방향이 이루는 각도(θ)가
    W·sinθ > P
    를 만족하는 관계를 갖는 것을 특징으로 하는 표시 장치.
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