KR100521447B1 - Metal electrode structure and method for fabricating the same - Google Patents
Metal electrode structure and method for fabricating the same Download PDFInfo
- Publication number
- KR100521447B1 KR100521447B1 KR10-2003-0098318A KR20030098318A KR100521447B1 KR 100521447 B1 KR100521447 B1 KR 100521447B1 KR 20030098318 A KR20030098318 A KR 20030098318A KR 100521447 B1 KR100521447 B1 KR 100521447B1
- Authority
- KR
- South Korea
- Prior art keywords
- impurity region
- epitaxial layer
- metal film
- forming
- electrode structure
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명의 반도체 소자의 금속 전극 구조는, 반도체 기판의 불순물 영역을 덮는 절연막을 관통하여 상기 불순물 영역에 컨택되는 금속 전극 구조에 관한 것이다. 이 금속 전극 구조는, 절연막을 관통하여 불순물 영역의 일부 표면 위에 배치된 에피택셜층과, 에피택셜층과 절연막 사이에서 에피택셜층의 측면 및 불순물 영역의 일부 표면과 접촉되는 제1 금속막과, 제1 금속막의 상부 표면 및 에피택셜층의 상부 표면 위에 배치되는 제2 금속막을 구비한다.The metal electrode structure of the semiconductor element of the present invention relates to a metal electrode structure contacting the impurity region through an insulating film covering the impurity region of the semiconductor substrate. The metal electrode structure includes an epitaxial layer penetrating through an insulating film and disposed on a part of the impurity region, a first metal film contacting the epitaxial layer and a part of the impurity region between the epitaxial layer and the insulating film; And a second metal film disposed on the top surface of the first metal film and the top surface of the epitaxial layer.
Description
본 발명은 반도체 소자의 금속 전극 구조 및 그 형성 방법에 관한 것으로서, 보다 상세하게는 컨택 저항이 감소된 반도체 소자의 금속 전극 구조 및 그 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a metal electrode structure of a semiconductor device and a method of forming the same, and more particularly, to a metal electrode structure of a semiconductor device with reduced contact resistance and a method of forming the same.
일반적으로 반도체 기판의 액티브 영역은 금속 전극 구조에 의해 외부 단자와 연결되고, 따라서 금속 전극 구조는 소자와 외부 사이의 신호 전달 경로 역할을 수행한다. 이 과정에서 금속 전극 구조가 갖는 컨택 저항(contact resistance)은 신호 전달 속도 등 소자의 성능에 큰 영향을 끼친다. 따라서 컨택 저항을 최소화할 수 있는 금속 전극 구조에 대한 연구가 꾸준히 진행되어 오고 있었다.In general, an active region of a semiconductor substrate is connected to an external terminal by a metal electrode structure, and thus the metal electrode structure serves as a signal transmission path between the device and the outside. In this process, the contact resistance of the metal electrode structure greatly affects the performance of the device such as a signal transmission speed. Therefore, researches on metal electrode structures that can minimize contact resistance have been continuously conducted.
도 1은 일반적인 반도체 소자의 금속 전극 구조를 나타내 보인 단면도이다.1 is a cross-sectional view illustrating a metal electrode structure of a general semiconductor device.
도 1을 참조하면, 반도체 기판(100)의 상부 일정 영역에 불순물 영역(110)이 배치된다. 통상의 모스 전계효과 트랜지스터의 경우 이 불순물 영역(110)은 소스 영역이 될 수도 있고 드레인 영역이 될 수도 있다. 경우에 따라서는 웰 영역내의 컨택 영역일 수도 있다. 불순물 영역(110)을 갖는 반도체 기판(100) 위에는 PMD(Pre Metal Dielectric) 절연막(120)이 배치된다. 컨택 플러그(130)는 절연막(120)을 관통하여 불순물 영역(110)과 접촉된다. 컨택 플러그(130)의 상부면 위에는 금속 전극막(140)이 배치된다.Referring to FIG. 1, an impurity region 110 is disposed in an upper predetermined region of the semiconductor substrate 100. In the case of a typical MOS field effect transistor, the impurity region 110 may be a source region or a drain region. In some cases, the contact region may be a contact region in the well region. A PMD insulating layer 120 is disposed on the semiconductor substrate 100 having the impurity region 110. The contact plug 130 contacts the impurity region 110 through the insulating layer 120. The metal electrode layer 140 is disposed on the upper surface of the contact plug 130.
이와 같은 일반적인 금속 전극 구조에 있어서, 금속 전극 구조의 컨택 저항에 영향을 주는 접촉 면적은, 불순물 영역(110)의 상부 표면과 컨택 플러그(130)의 하부면이 상호 접촉되는 면적에 국한된다. 그러나 소자의 집적도가 증가함에 따라 컨택 플러그(130)를 위한 컨택 홀의 크기가 점점 감소되고, 그 결과 불순물 영역(110)의 상부 표면과 컨택 플러그(130)의 하부면의 상호 접촉되는 면적이 점점 감소되고 있는 추세이다. 접촉 면적이 감소됨에 따라 컨택 저항이 증가한다는 사실은 이미 잘 알려져 있는 사실이다. In such a general metal electrode structure, the contact area affecting the contact resistance of the metal electrode structure is limited to the area where the upper surface of the impurity region 110 and the lower surface of the contact plug 130 contact each other. However, as the degree of integration of the device increases, the size of the contact hole for the contact plug 130 gradually decreases, and as a result, the area of contact between the upper surface of the impurity region 110 and the lower surface of the contact plug 130 gradually decreases. It is becoming a trend. It is well known that the contact resistance increases with decreasing contact area.
따라서 상기와 같은 금속 전극 구조의 경우에는 소자 특성에 따라 집적도 증대에 제한이 가해지는 경우가 발생하거나 또는 그 반대의 경우가 발생하는 문제가 있다.Therefore, in the case of the metal electrode structure as described above, there is a problem that a limit is applied to increase the degree of integration depending on device characteristics or vice versa.
본 발명이 이루고 하는 기술적 과제는, 집적도가 증대되더라도 낮은 컨택 저항을 갖는 반도체 소자의 금속 전극 구조를 제공하는 것이다. SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a metal electrode structure of a semiconductor device having a low contact resistance even when the degree of integration is increased.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기와 같은 반도체 소자의 금속 전극 구조를 형성하는 방법을 제공하는 것이다.Another object of the present invention is to provide a method of forming a metal electrode structure of a semiconductor device as described above.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 금속 전극 구조는, 반도체 기판의 불순물 영역을 덮는 절연막을 관통하여 상기 불순물 영역에 컨택되는 금속 전극 구조에 있어서, 상기 절연막을 관통하여 상기 불순물 영역의 일부 표면 위에 배치된 에피택셜층; 상기 에피택셜층과 상기 절연막 사이에서 상기 에피택셜층의 측면 및 상기 불순물 영역의 일부 표면과 접촉되는 제1 금속막; 및 상기 제1 금속막의 상부 표면 및 상기 에피택셜층의 상부 표면 위에 배치되는 제2 금속막을 구비하는 것을 특징으로 한다.In order to achieve the above technical problem, the metal electrode structure of the semiconductor device according to the present invention, in the metal electrode structure to contact the impurity region through the insulating film covering the impurity region of the semiconductor substrate, the impurity through the insulating film An epitaxial layer disposed over some surface of the region; A first metal film in contact with a side surface of the epitaxial layer and a part of the impurity region between the epitaxial layer and the insulating film; And a second metal film disposed on an upper surface of the first metal film and an upper surface of the epitaxial layer.
상기 에피택셜층은 원기둥 구조를 갖는 것이 바람직하다.It is preferable that the epitaxial layer has a cylindrical structure.
상기 제1 금속막은 상기 불순물 영역내로 일정 깊이까지 삽입되는 구조를 갖는 것이 바람직하다.Preferably, the first metal film has a structure inserted into the impurity region to a certain depth.
상기 제1 금속막 및 제2 금속막은 텅스텐막인 것이 바람직하다.Preferably, the first metal film and the second metal film are tungsten films.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 금속 전극 구조 형성 방법은, 불순물 영역을 갖는 반도체 기판 위에 상기 불순물 영역의 일부 표면을 노출시키는 절연막을 형성하는 단계; 상기 불순물 영역 위에서 상기 절연막에 의해 둘러쌓이는 에피택셜층을 형성하는 단계; 상기 에피택셜층의 가장자리를 제거하여 상기 불순물 영역의 일부 표면을 노출시키는 컨택 홀을 형성하는 단계; 상기 컨택 홀 내부를 제1 금속막으로 채우는 단계; 및 상기 제1 금속막 위에 제2 금속막을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a method of forming a metal electrode structure of a semiconductor device according to the present invention, forming an insulating film exposing a part of the surface of the impurity region on the semiconductor substrate having an impurity region; Forming an epitaxial layer surrounded by the insulating layer on the impurity region; Removing an edge of the epitaxial layer to form a contact hole exposing a part surface of the impurity region; Filling the inside of the contact hole with a first metal film; And forming a second metal film on the first metal film.
상기 컨택 홀을 형성하는 단계는, 상기 에피택셜층 및 절연막 위에 상기 에피택셜층의 가장자리 표면을 노출시키는 마스크막 패턴을 형성하는 단계; 상기 마스크막 패턴을 식각 마스크로 한 식각 공정으로 상기 불순물 영역의 일부 표면을 노출시키는 컨택 홀을 형성하는 단계; 및 상기 컨택 홀을 형성시킨 후에 상기 마스크막 패턴을 제거하는 단계를 포함하는 것이 바람직하다.The forming of the contact hole may include forming a mask layer pattern on the epitaxial layer and the insulating layer to expose an edge surface of the epitaxial layer; Forming a contact hole exposing a part of the surface of the impurity region by an etching process using the mask layer pattern as an etching mask; And removing the mask layer pattern after forming the contact hole.
이 경우 상기 불순물 영역의 일부 표면이 노출된 후에 상기 식각 공정을 더 진행하여 상기 컨택 홀이 상기 불순물 영역의 상부 일정 깊이까지 연장되도록 하는 것이 바람직하다.In this case, after the surface of the impurity region is partially exposed, the etching process may be further performed such that the contact hole extends to an upper predetermined depth of the impurity region.
그리고 상기 컨택 홀을 형성시키고 상기 마스크막 패턴을 제거하기 전에 상기 불순물 영역의 노출 부분으로 불순물 이온을 주입시키는 단계를 더 포함하는 것이 바람직하다.And implanting impurity ions into the exposed portion of the impurity region before forming the contact hole and removing the mask layer pattern.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.
도 2는 본 발명에 따른 반도체 소자의 금속 전극 구조를 나타내 보인 단면도이다.2 is a cross-sectional view showing a metal electrode structure of a semiconductor device according to the present invention.
도 2를 참조하면, 반도체 기판(200)의 상부 일정 영역에 불순물 영역(210)이 배치된다. 통상의 모스 전계효과 트랜지스터의 경우 이 불순물 영역(210)은 소스 영역이 될 수도 있고 드레인 영역이 될 수도 있다. 경우에 따라서는 웰 영역내의 컨택 영역일 수도 있다. 불순물 영역(210)을 갖는 반도체 기판(200) 위에는 PMD 절연막(220)이 배치된다. 에피택셜층(250)은 절연막(220)을 관통하여 불순물 영역(210)의 일부 표면 위에 배치된다. 이 에피택셜층(250)은, 도면에 나타나지는 않지만, 원기둥형태로 이루어진다. 제1 금속막(260)은, 에피택셜층(250)과 절연막(220) 사이에서 에피택셜층(250)의 측면 및 불순물 영역(210)의 일부 표면과 접촉되도록 배치된다. 제1 금속막(260)은 텅스텐(W)막으로 형성한다. 제1 금속막(260)은, 불순물 영역(210)의 상부 일정 깊이만큼 연장된다. 제2 금속막(270)은, 제1 금속막(260)의 상부 표면 위에 배치된다. 제2 금속막(270) 또한 텅스텐(W)막으로 형성한다.Referring to FIG. 2, an impurity region 210 is disposed in an upper predetermined region of the semiconductor substrate 200. In the case of a typical MOS field effect transistor, the impurity region 210 may be a source region or a drain region. In some cases, the contact region may be a contact region in the well region. The PMD insulating layer 220 is disposed on the semiconductor substrate 200 having the impurity region 210. The epitaxial layer 250 penetrates the insulating layer 220 and is disposed on a portion of the surface of the impurity region 210. Although not shown in the figure, the epitaxial layer 250 has a cylindrical shape. The first metal film 260 is disposed between the epitaxial layer 250 and the insulating layer 220 so as to be in contact with the side surface of the epitaxial layer 250 and a part of the surface of the impurity region 210. The first metal film 260 is formed of a tungsten (W) film. The first metal film 260 extends by an upper predetermined depth of the impurity region 210. The second metal film 270 is disposed on the upper surface of the first metal film 260. The second metal film 270 is also formed of a tungsten (W) film.
이와 같은 금속 전극 구조는, 제1 금속막(260) 및 제2 금속막(270)이 불순물 영역(210) 및 에피택셜층(250)과 접촉되는 면적이 크게 증대되는 구조이다. 따라서 접촉 면적이 증대되는 것에 반비례하여 컨택 저항은 감소된다. 따라서 소자의 집적도를 증대시키더라도 양호한 컨택 저항 특성을 나타낸다.Such a metal electrode structure is a structure in which the area where the first metal film 260 and the second metal film 270 are in contact with the impurity region 210 and the epitaxial layer 250 is greatly increased. Therefore, the contact resistance is reduced in inverse proportion to the increase in the contact area. Therefore, even if the degree of integration of the device is increased, good contact resistance characteristics are exhibited.
도 3 내지 도 5는 도 2의 반도체 소자의 금속 전극 구조를 형성하는 방법을 설명하기 위하여 나타내 보인 단면도들이다.3 to 5 are cross-sectional views illustrating a method of forming a metal electrode structure of the semiconductor device of FIG. 2.
먼저 도 3을 참조하면, 상부 일정 영역에 배치된 불순물 영역(210)을 갖는 반도체 기판(200) 위에 절연막(220)을 형성한다. 통상의 모스 전계효과 트랜지스터의 경우 상기 불순물 영역(210)은 소스 영역이 될 수도 있고 드레인 영역이 될 수도 있다. 경우에 따라서 상기 불순물 영역(210)은 웰 영역내의 컨택 영역일 수도 있다. 불순물 영역(210)은 제1 도전형, 즉 n형의 도전형을 가질 수 있고, 또는 반대인 제2 도전형, 즉 p형의 도전형을 가질 수 있다. 상기 절연막(220)은 PMD(Pre Metal Dielectric) 절연막으로서 플라즈마 화학 기상 증착법으로 형성할 수 있으나, 반드시 이에 한정되는 것은 아니다. 다음에 절연막(220) 위에 제1 마스크막 패턴(231)을 형성한다. 이 제1 마스크막 패턴(213)은 포토레지스트막 패턴으로 형성할 수 있으며, 절연막(220)의 일부 표면을 노출시키는 개구부(241)를 갖는다.First, referring to FIG. 3, an insulating film 220 is formed on a semiconductor substrate 200 having an impurity region 210 disposed in an upper predetermined region. In the case of a typical MOS field effect transistor, the impurity region 210 may be a source region or a drain region. In some cases, the impurity region 210 may be a contact region in the well region. The impurity region 210 may have a first conductivity type, that is, an n-type conductivity, or may have a second conductivity type, ie, a p-type conductivity. The insulating layer 220 may be formed by a plasma chemical vapor deposition method as a pre-metal dielectric (PMD) insulating layer, but is not limited thereto. Next, a first mask layer pattern 231 is formed on the insulating layer 220. The first mask film pattern 213 may be formed as a photoresist film pattern and has an opening 241 exposing a part of the surface of the insulating film 220.
다음에 도 4를 참조하면, 제1 마스크막 패턴(도 3의 213)을 식각 마스크로 한 식각 공정으로 절연막(220)의 노출 부분을 제거하여 불순물 영역(210)의 상부 표면을 노출시킨다. 식각 공정이 끝나면 상기 제1 마스크막 패턴(213)을 제거한다. 다음에 통상의 에피택셜 성장 공정을 수행하여 불순물 영역(210) 상부에 에피택셜층(250)을 형성한다. 에피택셜층(250)의 성장 두께는 에피택셜층(250)의 상부면과 절연막(220)의 상부면이 단차를 갖지 않을 정도의 두께가 되도록 한다. 그리고 에피택셜층(250)의 형태는 제1 마스크막 패턴(도 3의 231)이 갖는 개구부(도 3의 241)의 형상에 의해 결정되는데, 원기둥형상이 되도록 하는 것이 바람직하다. 그러나 그 밖의 다른 형태가 될 수도 있다는 것은 당연하다. 다음에 절연막(220)과 에피택셜층(250) 위에 제2 마스크막 패턴(232)을 형성한다. 이 제2 마스크막 패턴(232)도 포토레지스트막 패턴으로 형성할 수 있으며, 에피택셜층(250)의 일부 표면을 노출시키는 개구부(242)를 갖는다.Next, referring to FIG. 4, an exposed portion of the insulating layer 220 is removed by an etching process using the first mask layer pattern 213 of FIG. 3 as an etching mask to expose the upper surface of the impurity region 210. After the etching process, the first mask layer pattern 213 is removed. Next, an epitaxial layer 250 is formed on the impurity region 210 by performing a normal epitaxial growth process. The growth thickness of the epitaxial layer 250 is such that the top surface of the epitaxial layer 250 and the top surface of the insulating film 220 do not have a step. The shape of the epitaxial layer 250 is determined by the shape of the opening (241 in FIG. 3) of the first mask film pattern (231 in FIG. 3), and it is preferable to have a cylindrical shape. But it can be of any other form. Next, a second mask layer pattern 232 is formed on the insulating layer 220 and the epitaxial layer 250. The second mask film pattern 232 may also be formed as a photoresist film pattern, and has an opening 242 exposing a part of the surface of the epitaxial layer 250.
다음에 도 5를 참조하면, 제2 마스크막 패턴(도 4의 232)을 식각 마스크로 한 식각 공정으로 에피택셜층(250)의 노출 부분을 제거한다. 이때 에피택셜층(250)의 노출 부분이 제거된 후에도 계속 식각 공정을 수행하여, 에피택셜층(250)을 관통하여 불순물 영역(210)의 상부 일정 깊이까지 도달하는 컨택 홀(243)을 형성한다. 다음에 제2 마스크막 패턴(232)을 이온 주입 마스크로 한 이온 주입 공정을 수행하여 불순물 이온들을 불순물 영역(210)으로 주입한다. 여기서 불순물 이온을 주입하는 이유는, 불순물 영역(210)에 확산되어 있었던 불순물 이온들이, 에피택셜층(250)이 만들어지면서 에피택셜층(250) 내로 확산되었고, 이에 따라 불순물 영역(210)에서의 불순물 농도가 낮아지기 때문이다. 따라서 감소된 불순물 농도에 해당하는 적절한 농도의 불순물 이온들을 추가로 주입할 필요가 있다. 주입되는 불순물 이온들은 보론(B) 이온들 또는 비소(As) 이온들일 수 있다. 불순물 이온 주입 공정이 끝나면 상기 제2 마스크막 패턴(232)을 제거한다.Next, referring to FIG. 5, an exposed portion of the epitaxial layer 250 is removed by an etching process using the second mask layer pattern 232 of FIG. 4 as an etching mask. At this time, even after the exposed portion of the epitaxial layer 250 is removed, the etching process is continuously performed to form the contact hole 243 penetrating the epitaxial layer 250 and reaching the upper predetermined depth of the impurity region 210. . Next, an ion implantation process using the second mask layer pattern 232 as an ion implantation mask is performed to implant impurity ions into the impurity region 210. The reason for implanting the impurity ions is that impurity ions diffused into the impurity region 210 diffused into the epitaxial layer 250 as the epitaxial layer 250 was formed, and thus This is because the impurity concentration is lowered. Therefore, it is necessary to further inject impurity ions of an appropriate concentration corresponding to the reduced impurity concentration. The implanted impurity ions may be boron (B) ions or arsenic (As) ions. After the impurity ion implantation process is completed, the second mask layer pattern 232 is removed.
다음에 도 6을 참조하면, 도 5의 결과물 전면에 제1 금속막(260)을 형성한다. 제1 금속막(260)은 텅스텐(W)막으로 형성할 수 있으며, 경우에 따라서 다른 금속막을 사용할 수도 있다. 제1 금속막(260)은 컨택 홀(243) 내부를 완전히 채우면서 절연막(220)과 에피택셜층(250)의 상부 표면 위에도 적층된다. 따라서 제1 금속막(260)을 형성한 후에는 평탄화 공정을 수행하는 것이 바람직하다. 이때 평탄화 공정은 화학적 기계적 평탄화(CMP) 방법을 사용하여 수행한다. 다음에, 도 2에 도시된 바와 같이, 제1 금속막(260) 위에 제2 금속막(270)을 형성하여 금속 전극 구조를 완성한다. 제2 금속막(270)도 텅스텐(W)막으로 형성할 수 있으며, 경우에 따라서 다른 금속막을 사용할 수도 있다.Next, referring to FIG. 6, a first metal film 260 is formed on the entire surface of the resultant product of FIG. 5. The first metal film 260 may be formed of a tungsten (W) film, and another metal film may be used in some cases. The first metal layer 260 is also stacked on the upper surfaces of the insulating layer 220 and the epitaxial layer 250 while completely filling the contact hole 243. Therefore, it is preferable to perform the planarization process after forming the first metal film 260. The planarization process is performed using a chemical mechanical planarization (CMP) method. Next, as shown in FIG. 2, the second metal film 270 is formed on the first metal film 260 to complete the metal electrode structure. The second metal film 270 may also be formed of a tungsten (W) film, and another metal film may be used in some cases.
이상의 설명에서와 같이, 본 발명에 따른 반도체 소자의 금속 전극 구조 및 그 형성 방법에 의하면, 불순물 영역 위에 에피택셜층을 형성하고, 제1 금속막을 에피택셜층의 측면을 둘러싸면서 불순물 영역과 컨택되도록 하며, 그리고 이 제1 금속막 위에 금속 전극으로서의 제2 금속막을 형성함으로써, 제1 금속막 및 제2 금속막이 불순물 영역 및 에피택셜층과 접촉되는 면적이 크게 증대되며, 그 결과 금속 전극의 컨택 저항이 낮아진다는 이점이 제공된다.As described above, according to the metal electrode structure of the semiconductor device and the method of forming the semiconductor device according to the present invention, an epitaxial layer is formed on the impurity region, and the first metal film is in contact with the impurity region while surrounding the side surface of the epitaxial layer. By forming a second metal film as a metal electrode on the first metal film, the area where the first metal film and the second metal film are in contact with the impurity region and the epitaxial layer is greatly increased, resulting in contact resistance of the metal electrode. This lowers the advantage.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.
도 1은 일반적인 반도체 소자의 금속 전극 구조를 나타내 보인 단면도이다.1 is a cross-sectional view illustrating a metal electrode structure of a general semiconductor device.
도 2는 본 발명에 따른 반도체 소자의 금속 전극 구조를 나타내 보인 단면도이다.2 is a cross-sectional view showing a metal electrode structure of a semiconductor device according to the present invention.
도 3 내지 도 5는 도 2의 반도체 소자의 금속 전극 구조를 형성하는 방법을 설명하기 위하여 나타내 보인 단면도들이다.3 to 5 are cross-sectional views illustrating a method of forming a metal electrode structure of the semiconductor device of FIG. 2.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0098318A KR100521447B1 (en) | 2003-12-27 | 2003-12-27 | Metal electrode structure and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0098318A KR100521447B1 (en) | 2003-12-27 | 2003-12-27 | Metal electrode structure and method for fabricating the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050066836A KR20050066836A (en) | 2005-06-30 |
| KR100521447B1 true KR100521447B1 (en) | 2005-10-12 |
Family
ID=37257860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0098318A KR100521447B1 (en) | 2003-12-27 | 2003-12-27 | Metal electrode structure and method for fabricating the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100521447B1 (en) |
-
2003
- 2003-12-27 KR KR10-2003-0098318A patent/KR100521447B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050066836A (en) | 2005-06-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100275846B1 (en) | Field effect transistor and its manufacturing method | |
| KR100538101B1 (en) | Semiconductor device and method of manufacturing for the same | |
| US5292676A (en) | Self-aligned low resistance buried contact process | |
| KR20010077099A (en) | MOS Transistor having a self aligned well bias structure and method for fabricating the same | |
| KR100391959B1 (en) | Semiconductor apparatus and method of manufacture | |
| JPH09181277A (en) | Manufacture of semiconductor memory device | |
| KR100460270B1 (en) | Mehod for fabricating of semiconductor device | |
| KR100521447B1 (en) | Metal electrode structure and method for fabricating the same | |
| KR20070066258A (en) | Capacitor in the semiconductor device and method of fabricating the same | |
| KR100672682B1 (en) | Method for manufacturing a bipolar transistor | |
| KR100406500B1 (en) | Method for fabricating semiconductor device | |
| US6057191A (en) | Process for the fabrication of integrated circuits with contacts self-aligned to active areas | |
| KR100672683B1 (en) | Method for manufacturing a bipolar transistor | |
| KR100469373B1 (en) | High Voltage Device and Method for the Same | |
| KR20020011549A (en) | Method of forming a contact plug in a high voltage semiconductor device | |
| JP2990118B2 (en) | High-performance mos field effect transistor | |
| KR20060110194A (en) | Method for fabricating flash memory device | |
| KR20080029266A (en) | Method of manufacturing semiconductor device | |
| KR0166804B1 (en) | Manufacture of semiconductor device | |
| KR100533395B1 (en) | Method For Forming The Vertical Transitor | |
| KR20020015818A (en) | semiconductor device and method for manufacturing the same | |
| KR101012438B1 (en) | Method of manufacturing semiconductor device | |
| US6936517B2 (en) | Method for fabricating transistor of semiconductor device | |
| KR100648240B1 (en) | Method of forming self aligned contact of semiconductor device | |
| KR0151039B1 (en) | Semiconductor device with polycide interconnection constructure |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110920 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20120926 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |