KR100504549B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 필드 산화막과 폴리 패턴간의 오버랩 마진을 향상시키기 위한 반도체 소자의 제조방법에 관한 것으로, 반도체 기판의 소정 영역에 소자 격리 영역을 형성하는 단계와, 상기 반도체 기판의 전면에 폴리 실리콘막을 형성하고 전면에 1000∼2000Å의 두께로 제 1 질화막을 형성하는 단계와, 상기 폴리 실리콘막의 소정 영역상에 남도록 상기 제 1 질화막을 선택적으로 제거하는 단계와, 상기 반도체 기판의 표면상에 제 2 질화막을 증착하고 상기 선택적으로 제거된 제 1 질화막의 양측면에 남도록 상기 제 2 질화막을 선택적으로 제거하여 질화막 측벽을 형성하는 단계와, 상기 소자 격리 영역이 노출되도록 상기 선택적으로 제거된 제 1 질화막과 질화막 측벽을 마스크로 이용하여 상기 폴리 실리콘막을 선택적으로 제거하는 단계와, 인산 용액을 이용하여 상기 선택적으로 제거된 제 1 질화막과 질화막 측벽을 제거하는 단계를 포함하여 형성한다.
Description
본 발명은 반도체 소자에 관한 것으로 특히, 질화막 스페이서와 질화막 하드 마스크를 이용하여 필드 산화막과 폴리 패턴간의 오버래 마진을 향상시키기 위한 반도체 소자의 제조방법에 관한 것이다.
0.13㎛ 플레쉬(Flash)에서 폴리 패턴 형성시에 소자 격리막에 대한 폴리 실리콘 패턴의 오버랩 마진(Overlap Margin)이 부족하여 포토레지스트(Photoresist)를 이용하여 패터닝을 할 경우 오정렬(Misalign)이 발생될 가능성이 크다.
따라서, 종래에는 PSG(Phosphorous Silicate Glass) 하드 마스크 및 스페이서(Spacer)를 이용하여 폴리 패턴을 패터닝하고 있다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조공정 단면도이다.
우선, 도 1a에 도시된 바와 같이, STI(Shallow Trench Isolation) 공정으로 상기 반도체 기판(11)의 소정 영역에 필드 산화막(12)을 형성한다.
그리고, 상기 반도체 기판(11)상에 폴리 실리콘막(13)을 증착하고, 상기 폴리 실리콘막(13)상에 약 600Å의 두께로 하드 마스크(Hard Mask)용 제 1 PSG(Phosphor Silicate Glass)막(14)을 증착한다.
그리고, 상기 제 1 PSG막(14)상에 포토레지스트(15)를 도포한 후, 노광 및 현상 공정으로 상기 포토레지스트(15)를 패터닝한다.
그리고, 도 1b에 도시된 바와 같이, 상기 패터닝된 포토레지스트(15)를 마스크로 이용하여 상기 제 1 PSG막(14)을 선택적으로 제거한 후, 상기 포토레지스트(15)를 제거한다.
그리고, 상기 반도체 기판(11)의 표면상에 300∼500Å의 두께로 제 2 PSG막(16)을 증착한다.
그리고, 도 1c에 도시된 바와 같이 상기 제 2 PSG막(16)을 에치백하여 스페이서(16a)를 형성한다.
이때, 상기 제 1 PSG막(14)의 높이가 낮음으로 인하여 상기 에치백 공정에서 스페이서(16a)의 상부가 손실되게 된다.
그리고, 도 1d에 도시된 바와 같이 상기 선택적으로 제거된 제 1 PSG막(14)과 스페이서(16a)를 마스크로 이용하여 상기 필드 산화막(12)이 노출되도록 상기 폴리 실리콘막(13)을 선택적으로 제거하여 폴리 실리콘막 패턴(13a)을 형성한다.
여기서, 상기 상부가 손실된 스페이서(16a)를 마스크로 이용하여 상기 폴리 실리콘막 패턴(13a)을 형성하므로 상기 필드 산화막(12)과 폴리 실리콘막 패턴(13a)간에 오버랩되는 부분이 줄어들게 된다.
그리고, 도 1e에 도시된 바와 같이 BOE(Buffered Oxide Etchant)를 이용하여 상기 스페이서(16a)와 제 1 PSG막(14)을 제거한다.
상기 공정에서 상기 스페이서(16a)와 제 1 PSG막(14)뿐만 아니라 필드 산화막(12)의 상부도 식각되게 된다.
그러나, 상기와 같은 종래의 반도체 소자의 제조방법은 다음과 같은 문제점이 있다.
첫째, 스페이서에 로스가 발생되어 상기 스페이서를 마스크로 이용하여 형성되는 폴리 실리콘막 패턴과 필드 영역간의 오버랩 마진이 줄어든다.
둘째, 하드 마스크용 패턴과 스페이서를 제거하기 위한 BOE 용액으로 인하여 필드 산화막이 손상되므로 소자의 절연 특성이 열화된다.
셋째, 필드 산화막의 손실에 따른 단차 및 이후 공정에서 발생되는 잔유물로 인하여 소자에 불량이 발생된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 질화막을 이용하여 폴리 실리콘막 패터닝 공정을 실시하여 공정 마진을 향상시키고 절연 특성을 향상시키기 위한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판의 소정 영역에 소자 격리 영역을 형성하는 단계와, 상기 반도체 기판의 전면에 폴리 실리콘막을 형성하고 전면에 1000∼2000Å의 두께로 제 1 질화막을 형성하는 단계와, 상기 폴리 실리콘막의 소정 영역상에 남도록 상기 제 1 질화막을 선택적으로 제거하는 단계와, 상기 반도체 기판의 표면상에 제 2 질화막을 증착하고 상기 선택적으로 제거된 제 1 질화막의 양측면에 남도록 상기 제 2 질화막을 선택적으로 제거하여 질화막 측벽을 형성하는 단계와, 상기 소자 격리 영역이 노출되도록 상기 선택적으로 제거된 제 1 질화막과 질화막 측벽을 마스크로 이용하여 상기 폴리 실리콘막을 선택적으로 제거하는 단계와, 인산 용액을 이용하여 상기 선택적으로 제거된 제 1 질화막과 질화막 측벽을 제거하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도이다.
우선, 도 2a에 도시된 바와 같이, STI 공정으로 반도체 기판(21)의 소정 영역에 필드 산화막(22)을 형성한다.
그리고, 상기 반도체 기판(21)상에 폴리 실리콘막(23)을 증착하고, 상기 폴리 실리콘막(23)상에 하드 마스크용 제 1 질화막(24)을 1000∼2000Å의 두께로 증착한다.
그리고, 상기 제 1 질화막(24)상에 포토레지스트(25)를 도포하고 노광 및 현상 공정으로 상기 포토레지스트(25)를 선택적으로 패터닝한다.
그리고, 도 2b에 도시된 바와 같이 CF4, CHF3, O2 혼합 가스 분위기에서 상기 패터닝된 포토레지스트(25)를 마스크로 이용하여 상기 제 1 질화막(24)을 식각하여 질화막 패턴(24a)을 형성한 후, 상기 포토레지스트(25)를 제거한다.
이때, 상기 폴리 실리콘막(23)에 대한 고선택비를 갖도록 O2 가스를 20∼40sccm으로 플로우시킨다.
그리고, 상기 반도체 기판(21)의 표면상에 300∼500Å의 두께로 제 2 질화막(26)을 증착한다.
그리고, 도 2c에 도시된 바와 같이, 상기 질화막 패턴(24a) 양측면에 남도록 상기 제 2 질화막(26)을 에치백하여 스페이서(26a)를 형성한다.
이때, 상기 하드 마스크용 질화막 패턴(24a)의 높이가 확보됨에 따라서 그 양측면에 형성되는 스페이서(26a)의 임계치수(CD : Critical Dimension)를 충분히 확보할 수 있다.
그리고, 도 2d에 도시된 바와 같이, 상기 질화막 패턴(24a) 및 스페이서(26a)를 마스크로 이용하여 상기 필드 산화막(22)이 노출되도록 상기 폴리 실리콘막(23)을 선택적으로 제거하여 폴리 실리콘막 패턴(23a)을 형성한다.
여기서, 상기 폴리 실리콘막 패턴(23a) 형성 공정은 상기 필드 산화막(22)에 대한 고선택비를 갖도록 염소(Cl2)와 산소(O2)의 혼합가스 분위기에서 실시한다.
그리고, 도 2e에 도시된 바와 같이, 인산(H3PO4)을 이용하여 상기 질화막 패턴(24a)과 스페이서(26a)를 제거하여 본 발명의 반도체 소자를 완성한다.
상기와 같은 본 발명의 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 질화막 패턴의 높이를 충분히 높게 형성하여 스페이서의 손실을 방지할 수 있으므로 상기 폴리 실리콘막 패턴과 필드 산화막간의 오버랩 마진을 향상시킬 수 있다.
둘째, 질화막 패턴 및 스페이서 제거 공정시 필드 산화막이 손상되지 않으므로 소자의 절연 특성을 향상시킬 수 있다.
셋째, 필드 산화막의 손실되지 않으므로 후속 공정에서 발생되는 잔유물로 인한 소자의 불량을 줄일 수 있으므로 소자의 특성을 향상시킬 수 있다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조 공정 단면도
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조 공정 단면도
도면의 주요 부분에 대한 부호 설명
21 : 반도체 기판 22 : 필드 산화막
23 : 폴리 실리콘막 24 : 제 1 질화막
24a : 질화막 패턴 25 : 포토레지스트
26 : 제 2 질화막 26a : 스페이서
Claims (5)
- 반도체 기판의 소자 격리 영역에 STI 공정으로 소자 격리막을 형성하는 단계;상기 반도체 기판의 전면에 폴리 실리콘막을 형성하고 전면에 1000∼2000Å의 두께로 제 1 질화막을 형성하는 단계;상기 폴리 실리콘막의 소정 영역상에 남도록 CF4, CHF3, O2 혼합 가스 분위기에서 상기 제 1 질화막을 선택적으로 제거하는 단계;상기 반도체 기판의 표면상에 제 2 질화막을 증착하고 상기 선택적으로 제거된 제 1 질화막의 양측면에 남도록 상기 제 2 질화막을 선택적으로 제거하여 질화막 측벽을 형성하는 단계;상기 소자 격리 영역이 노출되도록 상기 선택적으로 제거된 제 1 질화막과 질화막 측벽을 마스크로 이용하여 Cl2와 O2의 혼합 가스 분위기에서 상기 폴리 실리콘막을 선택적으로 제거하여 폴리 실리콘 패턴을 형성하는 단계;상기 제 1 질화막 및 질화막 측벽을 인산 용액을 이용하여 제거하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 삭제
- 제 1 항에 있어서, 상기 제 2 질화막은 300∼500Å의 두께로 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 삭제
- 제 1 항에 있어서, 상기 O2 가스를 20∼40sccm으로 플로우시킴을 특징으로 하는 반도체 소자의 제조방법.
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| E701 | Decision to grant or registration of patent right | ||
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