KR100515037B1 - 트렌치 격리 제조 방법 - Google Patents
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Abstract
본 발명은 트렌치 격리 에지 부위에 발생되는 덴트 현상을 감소시키는 트렌치 격리 제조 방법에 관한 것으로, 반도체 기판 상에 트렌치 식각 마스크가 형성된다. 트렌치 식각 마스크를 사용하여 반도체 기판이 식각 되어 트렌치가 형성된다. 트렌치 양측벽 및 바닥에 열산화막이 형성된다. 상기 열산화막을 포함하여 반도체 기판 상에 고온 산화막 및 SiN막 라이너가 차례로 증착 된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 고온 산화막과 트렌치 격리막 사이에 SiN막 라이너를 형성함으로써, 트렌치 식각 마스크용 SiN막 제거시 SiN막 라이너의 노출 면적을 감소시킬 수 있고, 따라서 SiN막 라이너의 식각 속도를 감소시킬 수 있다. 결과적으로, 트렌치 에지 부위의 덴트 현상을 감소시킬 수 있고, 트렌치 격리의 전기적 특성을 개선할 수 있다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 트렌치 격리 제조 방법에 관한 것이다.
반도체 소자가 고집적화 됨에 따라, 소자간의 분리를 위한 격리 공정인 LOCOS(local oxidation of silicon) 공정이 한계에 도달하였다. 이에 따라, 새로운 소자 분리 공정으로서 트렌치 격리(trench isolation) 공정이 도입되었다.
그러나, 상기 트렌치 격리 공정을 사용함에 있어서, 가장 큰 문제점은 손상(damage)에 의해 야기되는 실리콘 기판의 디스로케이션(dislocation) 현상이다.
상기 손상 중 하나로서, 부피 팽창에 의한 스트레스가 있다. 좀 더 구체적으로, 트렌치가 산화막으로 채워진 후, 후속 산화공정에 의해 트렌치 내벽이 산화된다. 이에 따라, 산화막 형성에 따른 부피 팽창에 의해 스트레스가 발생되고, 이 스트레스는 실리콘 기판의 디스로케이션 현상을 유발하게 된다. 이러한 부피 팽창에 따른 스트레스를 감소시키기 위해 도입된 것이 SiN막 라이너(liner) 이다.
상기 SiN막 라이너는 트렌치 내벽의 열산화막(thermal oxide)과 트렌치 격리막 사이에 형성되어, 후속 산화 공정시 산소(O2)가 트렌치 내벽에 도달하는 것을 방지한다.
도 1a 내지 도 1e는 종래의 트렌치 격리 제조 방법의 공정들을 순차적으로 보여주는 단면도이다.
도 1a를 참조하면, 종래의 SiN막 라이너(6)를 갖는 트렌치 격리 제조 방법은, 먼저 반도체 기판(1) 상에 패드 산화막(pad oxide)(2) 및 실리콘 질화막(이하 'SiN막' 이라 함)(3)이 차례로 형성된다. 상기 패드 산화막(2)은 예를 들어, 열산화막으로서 160Å의 두께를 갖도록 형성되고, 상기 SiN막(3)은 예를 들어, 1500Å의 두께를 갖도록 형성된다.
상기 SiN막(3) 상에 활성 영역과 비활성 영역을 정의하기 위해 트렌치 형성 영역이 오픈(open) 되도록 포토레지스트 패턴(photoresist pattern)(도면에 미도시)이 형성된다. 상기 포토레지스트 패턴을 마스크로 사용하여 반도체 기판(100)의 일부가 노출될 때까지 상기 SiN막(3) 및 패드 산화막(2)이 식각 된다. 상기 포토레지스트 패턴이 제거된 후, 상기 SiN막(3)을 마스크로 사용하여 반도체 기판(1)이 식각 되어 트렌치(4)가 형성된다.
도 1b에 있어서, 상기 트렌치 내벽 즉, 트렌치 바닥 및 양측벽에 트렌치(4) 형성을 위한 식각 공정시 발생된 반도체 기판(1)의 손상 부위를 제거하기 위해 열산화막(thermal oxide)(5)이 형성된다. 상기 열산화막(5)은 예를 들어, 240Å의 두께를 갖도록 형성된다.
도 1c를 참조하면, 상기 열산화막(5)을 포함하여 반도체 기판(1) 상에 SiN막 라이너(6)가 증착 된다. 상기 SiN막 라이너(6)는 후속 산화공정에 의해 트렌치 내벽이 산화되는 것을 방지하기 위해 형성되는 것으로, 예를 들어 100Å의 두께를 갖도록 형성된다.
상기 SiN막 라이너(6) 상에 상기 트렌치(4)가 완전히 채워지도록 트렌치 격리막(8)이 증착 된다. 상기 트렌치 격리막(8)은 예를 들어, USG(undoped silicate glass) 등의 산화막으로서 5000Å의 두께를 갖도록 형성된다.
상기 SiN막(3)을 식각 정지층(etch stopping layer)으로 사용하여 상기 트렌치 격리막(8) 및 SiN막 라이너(6)가 CMP 공정으로 평탄화 식각 되어 도 1d에서와 같이, 트렌치 격리(10)가 형성된다.
마지막으로, 상기 트렌치(4) 양측의 SiN막(3)이 인산 스트립(H3PO4 strip) 공정 등으로 제거된다. 그러나, 도 1e에 도시된 바와 같이, 상기 인산 스트립 공정시, SiN막 라이너(6)도 함께 식각 되어 트렌치 격리(10)의 에지 부위에 원하지 않는 덴트(dent)(참조 번호 11)가 발생된다.
여기서, 상기 SiN막 라이너(6)의 두께가 얇은 경우 SiN막 라이너(6)가 산소를 투과시키는 내산화 특성을 갖게 되어 그 기능을 상실하게 되고, 그 두께가 두꺼운 경우 상기 인산 스트립 공정시 식각 되어 상기 덴트가 발생된다.
후속 공정 즉, 게이트 전극 형성시 상기 덴트(참조 번호 11) 부위에 게이트 폴리가 잔류하게 되어 게이트 쇼트 페일(short fail)이 발생된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 트렌치 격리 에지 부위에 발생되는 덴트 현상을 감소시킬 수 있는 트렌치 격리 제조 방법을 제공함에 그 목적이 있다.
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 트렌치 격리 제조 방법은, 반도체 기판 상에 트렌치 형성 영역을 정의하여 트렌치 식각 마스크를 형성하는 단계; 상기 트렌치 식각 마스크를 사용하여 반도체 기판을 식각 하여 트렌치를 형성하는 단계; 상기 트렌치 양측벽 및 바닥에 제 1 절연막을 형성하는 단계; 및 상기 제 1 절연막을 포함하여 반도체 기판 상에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막 상에 트렌치 내벽의 산화를 방지하기 위한 제 3 절연막을 형성하는 단계; 상기 제 3 절연막 상에 트렌치가 완전히 채워지도록 제 4 절연막을 형성하는 단계; 상기 트렌치 식각 마스크의 상부 표면이 노출될 때까지 제 4 절연막, 제 3 절연막, 그리고 제 2 절연막을 평탄화 식각 하는 단계; 및 상기 트렌치 식각 마스크를 제거하는 단계를 포함한다.
(작용)
도 2e를 참조하면, 본 발명의 실시예에 따른 신규한 트렌치 격리 제조 방법은, 트렌치 양측벽 및 바닥에 열산화막이 형성된 후, 열산화막을 포함하여 반도체 기판 상에 고온 산화막 및 SiN막 라이너가 차례로 증착 된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 고온 산화막과 트렌치 격리막 사이에 SiN막 라이너를 형성함으로써, 트렌치 식각 마스크용 SiN막 제거시 SiN막 라이너의 노출 면적을 감소시킬 수 있고, 따라서 SiN막 라이너의 식각 속도를 감소시킬 수 있다. 결과적으로, 트렌치 에지 부위의 덴트 현상을 감소시킬 수 있고, 트렌치 격리의 전기적 특성을 개선할 수 있다.
(실시예)
이하, 도 2를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 트렌치 격리 제조 방법의 공정들을 순차적으로 보여주는 단면도이다.
도 2a를 참조하면, 본 발명의 실시예에 따른 트렌치 격리 제조 방법은 먼저, 반도체 기판(100) 상에 패드 산화막(102) 및 SiN막(103)이 차례로 형성된다. 상기 패드 산화막(102)은 예를 들어, 열산화막으로서, 160Å의 두께를 갖도록 형성되고, 상기 SiN막(103)은 예를 들어, 1500Å의 두께를 갖도록 형성된다.
상기 SiN막(103) 상에 활성 영역과 비활성 영역을 정의하기 위해 트렌치 형성 영역이 오픈 되도록 포토레지스트 패턴(도면에 미도시)이 형성된다. 상기 포토레지스트 패턴을 마스크로 사용하여 상기 반도체 기판(100)의 일부가 노출될 때까지 상기 SiN막(103) 및 패드 산화막(102)이 식각 된다. 상기 포토레지스트 패턴이 제거된 후, 상기 SiN막(103)을 마스크로 사용하여 상기 반도체 기판(100)이 식각 되어 트렌치(104)가 형성된다.
도 2b에 있어서, 상기 트렌치 내벽 즉, 트렌치 바닥 및 양측벽에 열산화막(thermal oxide)(105)이 형성된다. 상기 열산화막(105)은 상기 트렌치 식각 공정시 발생된 실리콘 격자 손상 등 누설 소오스(leakage source)로 작용하는 결함(defects)을 제거하기 위해 형성된다. 상기 열산화막(105)은 예를 들어, 200Å의 두께를 갖도록 형성된다.
상기 열산화막(105)을 포함하여 반도체 기판(100) 상에 고온 산화막(high temperature oxide)(106) 및 SiN막 라이너(107)가 차례로 증착 된다. 이때, 상기 고온 산화막(106)은 후속 공정으로 수행되는 SiN막(103) 제거 공정시 상기 SiN막 라이너(107)의 식각을 느리게 하기 위해 형성된다. 상기 고온 산화막(106) 및 SiN막 라이너(107)는 예를 들어, 각각 100Å의 두께를 갖도록 형성된다.
도 2c를 참조하면, 상기 SiN막 라이너(107) 상에 트렌치(104)가 완전히 채워지도록 트렌치 격리막(108)이 증착 된다. 상기 트렌치 격리막(108)은 예를 들어, USG(undoped silicate glass) 등의 산화막으로서, 5000Å의 두께를 갖도록 형성된다.
상기 트렌치(104) 양측의 SiN막(103)의 상부 표면이 노출될 때까지 상기 트렌치 격리막(108), SiN막 라이너(107), 그리고 고온 산화막(106)이 도 2d에서와 같이, CMP 공정 내지 에치 백(etch back) 공정 등으로 평탄화 식각 된다. 이때, 상기 SiN막(103)의 일부도 함께 식각 된다. 이와 같이, 상기 트렌치 격리막(108) 평탄화 식각시 SiN막 라이너(107), 고온 산화막(106), 그리고 SiN막(103)의 일부를 식각 하는 것은 평탄화 공정의 균일도(uniformity)를 개선하기 위한 과식각 개념에 기인한 것이다.
도 2e에 있어서, 상기 트렌치(104) 양측의 SiN막(103)이 인산 스트립 공정 등으로 제거된다. 이때, 반도체 기판(100)의 상부 표면에 노출된 막질이 산화막과 질화막이므로, 상기 인산 스트립 공정시 SiN막(103)에 대한 식각 선택비는 크게 된다.
여기서, 상기 SiN막 라이너(107)가 상기 고온 산화막(106)과 트렌치 격리막(108) 사이에 위치해 있기 때문에, 상기 SiN막 라이너(107)의 반도체 기판(100) 표면으로의 노출 면적 즉, 식각 면적이 적게 된다. 따라서, 노출 면적이 적은 만큼 그 식각 속도가 상기 SiN막(103)에 비해 상대적으로 느리게 된다. 이것은, 인산 용액에 반응한 SiN막 라이너(107) 물질이 고온 산화막(106)과 트렌치 격리막(108) 사이의 좁은 공간을 빠져나오는 것이 상대적으로 시간이 더 많이 소요되기 때문이다. 상기 고온 산화막(106)의 이러한 작용에 의해서, 상기 SiN막(103)의 충분한 과식각이 가능하게 되고, SiN막 라이너(107)의 과식각에 의한 트렌치 에지 부위의 덴트 현상은 현저히 감소된다.
마지막으로, 상기 반도체 기판(100) 상부 표면에 돌출된 형태로 남아 있는 고온 산화막(106) 및 트렌치 격리막(108)과, 패드 산화막(102)이 이방성 식각 및 습식 세정 등으로 제거되어 도 2f에 도시된 바와 같이, 트렌치(104) 양측의 반도체 기판(100)의 상부 표면과 나란한 상부 표면을 갖는 트렌치 격리(110)가 완성된다.
상술한 바와 같은 트렌치 격리 제조 방법에 있어서, 상기 SiN막 라이너(107)가 상기 SiN막(103)과 동일한 식각률을 갖는 물질로 형성되어도 무방하며, 또한 상기 고온 산화막(106)이 상기 열산화막(105)과 함께 남아 있게 되므로, 스트레스 측면에서 유리한 구조를 제공하게 된다.
본 발명은 고온 산화막과 트렌치 격리막 사이에 SiN막 라이너를 형성함으로써, 트렌치 식각 마스크용 SiN막 제거시 SiN막 라이너의 노출 면적을 감소시킬 수 있고, 따라서 SiN막 라이너의 식각 속도를 감소시킬 수 있는 효과가 있다. 결과적으로, 트렌치 에지 부위의 덴트 현상을 감소시킬 수 있고, 트렌치 격리의 전기적 특성을 개선할 수 있는 효과가 있다.
도 1a 및 도 1e는 종래의 트렌치 격리 제조 방법의 공정들을 순차적으로 보여주는 단면도;
도 2a 및 도 2f는 본 발명의 실시예에 따른 트렌치 격리 제조 방법의 공정들을 순차적으로 보여주는 단면도.
* 도면의 주요 부분에 대한 부호의 설명
1, 100 : 반도체 기판 2, 102 : 패드 산화막
3, 103 : SiN막 4, 104 : 트렌치
5, 105 : 열산화막 6, 107 : SiN막 라이너
8, 108 : 트렌치 격리막 10, 110 : 트렌치 격리
106 : 고온 산화막
Claims (4)
- 반도체 기판 상에 트렌치 형성 영역을 정의하여 트렌치 식각 마스크를 형성하는 단계;상기 트렌치 식각 마스크를 사용하여 반도체 기판을 식각 하여 트렌치를 형성하는 단계;상기 트렌치 양측벽 및 바닥에 제 1 절연막을 형성하는 단계; 및상기 제 1 절연막을 포함하여 반도체 기판 상에 제 2 절연막을 형성하는 단계;상기 제 2 절연막 상에 트렌치 내벽의 산화를 방지하기 위한 제 3 절연막을 형성하는 단계;상기 제 3 절연막 상에 트렌치가 완전히 채워지도록 제 4 절연막을 형성하는 단계;상기 트렌치 식각 마스크의 상부 표면이 노출될 때까지 상기 제 4 절연막, 제 3 절연막, 그리고 제 2 절연막을 평탄화 식각 하는 단계;상기 트렌치 식각 마스크를 선택적으로 제거한 후 평탄화 식각을 통하여 상기 반도체 기판을 노출시키는 단계를 포함하는 트렌치 격리 제조 방법.
- 제 1 항에 있어서,상기 제 2 절연막은, 상기 트렌치 식각 마스크 제거시 상기 제 3 절연막의 식각을 느리게 하는 트렌치 격리 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제 2 절연막은, 고온 산화막(HTO)으로 형성되는 트렌치 격리 제조 방법.
- 제 1 항에 있어서,상기 제 1 절연막은, 약 200Å의 두께를 갖도록 형성되고, 제 2 절연막 및 제 3 절연막은, 각각 약 100Å의 두께를 갖도록 형성되는 트렌치 격리 제조 방법.
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