KR100474991B1 - 반도체 메모리장치의 입력버퍼 및 입력 버퍼링 방법 - Google Patents
반도체 메모리장치의 입력버퍼 및 입력 버퍼링 방법 Download PDFInfo
- Publication number
- KR100474991B1 KR100474991B1 KR1019970035774A KR19970035774A KR100474991B1 KR 100474991 B1 KR100474991 B1 KR 100474991B1 KR 1019970035774 A KR1019970035774 A KR 1019970035774A KR 19970035774 A KR19970035774 A KR 19970035774A KR 100474991 B1 KR100474991 B1 KR 100474991B1
- Authority
- KR
- South Korea
- Prior art keywords
- internal clock
- signal
- register
- input
- switching unit
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1093—Input synchronization
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Dram (AREA)
Abstract
본 발명은 반도체 메모리 장치의 입력 버퍼 및 입력 버퍼링 방법을 개시한다. 이는 외부 클럭을 입력으로하여 제 1 내부 클럭과 제 2 내부 클럭을 형성하는 내부 클럭 발생부; 반도체 메모리 장치 외부로부터 입력된 입력 신호를 씨모스(CMOS) 레벨의 신호로 변환하는 신호 변환부; 상기 제 1 내부 클럭의 위상 천이 상태에 따라 스위칭 온/오프가 제어되고 스위칭 온 될 경우 상기 신호 변환부에서 출력된 신호를 전송하는 제 1 스위칭부; 상기 제 1 스위칭부를 통과한 신호를 저장하는 제 1 레지스터; 상기 제 2 내부 클럭의 위상 천이 상태에 따라 스위칭 온/오프가 제어되고 스위칭 온 될 경우 상기 제 1 레지스터에서 출력된 신호를 전송하는 제 2 스위칭부; 및 상기 제 2 스위칭부를 통과한 신호를 저장하는 제 2 레지스터를 구비하여, 상기 제 2 내부 클럭이 위상 천이 할 때 상기 제 1 내부 클럭의 위상이 변하지 않아 상기 제 1 레지스터에 저장된 신호가 유지된다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 입력 버퍼 및 입력 버퍼링 방법에 관한 것이다.
반도체 메모리 장치 내부에서 외부 클럭에 동기된 여러 신호들을 발생함에 있어서, 외부 클럭을 버퍼링하여 내부 클럭으로 변환한 후 외부 클럭에 처음으로 동기되는 다른 입력 신호들의 입력 퍼버에서의 입력 신호의 밸리디티(validity)를 결정하여 셋업/홀드 타임(setup/hold time)을 맞추어 주어야한다.
도 1은 종래 기술에 의한 반도체 메모리 장치의 입력 버퍼이다.
상기 도 1을 참조하면, 입력 버퍼는 반도체 장치의 외부로부터 티티엘(TTL:Transistor-Transistor Logic) 레벨의 입력 신호(Ai)를 입력으로하여 씨모스(CMOS) 레벨의 신호로 변환하는 신호 변환부(1), 상기 신호 변환부(1)에서 출력된 신호를 차례로 반전시키는 인버터들(2,3,4), 인버터들(13,14)로 이루어진 제 1 레지스터(6), 인버터들(17,18)로 이루어진 제 2 레지스터(8), 및 상기 제 2 레지스터(8)에서 출력된 신호를 차례로 반전시키는 인버터들(9,10)로 구성된다.
상기 제 1 레지스터(6) 앞단에는 전송게이트(11)와 인버터(12)로 구성된 제 1 스위칭부(5)를 구비하고 상기 제 2 레지스터(8) 앞단에는 전송게이트(15)와 인버터(16)로 구성된 제 2 스위칭부(7)를 구비하는데, 상기 제 1 및 제 2 스위칭부(5,7)는 인버터(19)를 통해 반전된 내부 클럭(PCLK)에 따라 스위칭 온/오프가 제어된다.
상기 전송 게이트들(11,15) 각각은 상기 내부 클럭(PCLK)의 위상 천이 방향이 반대일 때 턴온되므로 상기 제 1 레지스터(6)와 제 2 레지스터(8)의 플립-플롭(Flip-Flop) 동작으로인해 내부 클럭(PCLK)의 한 싸이클 동안 밸리드(valid)한 출력 신호(CAi)가 나타난다.
즉, 상기 내부 클럭(PCLK)이 논리 로우이면 제 1 스위칭부(5)가 스위칭 온되어 상기 인버터(4)의 출력 신호가 상기 제 1 레지스터(6)에 저장되고, 상기 내부 클럭(PCLK)이 논리 로우에서 논리 하이되면 제 1 스위칭부(5)는 스위칭 오프되고 제 2 스위칭부(7)가 스위칭 온되어 상기 제 1 레지스터(6)에 저장된 신호가 제 2 레지스터(8)로 전달된다. 그러나 상기 내부 클럭(PCLK)이 논리 로우에서 논리 하이되는 시점에서 상기 인버터(4)의 출력 신호가 상기 제 1 레지스터(6)에 전달되면 상기 제 1 레지스터(6) 및 제 2 레지스터(8)의 출력 신호는 차례로 바뀌게되어 출력 신호(CAi)의 속도가 지연되는 현상이 나타난다.
또한 하나의 칩에는 상기와 같은 입력 버퍼가 어드레스 입력과 컨트롤 입력 등을 포함하여 적어도 20개 이상의 레지스터 제어용 전송게이트를 동작시키고 있으므로 내부 클럭(PCLK)에 많은 부하(Loading)가 걸리고, 내부 클럭(PCLK)은 클럭 컨트롤 회로(Clock Controlled Circuit)에서 그 폭이 결정되므로 내부 클럭(PCLK)을 같이 사용한다면 하나로 사용할 수밖에 없다.
본 발명이 이루고자 하는 기술적 과제는, 내부 클럭의 신호 천이 방향에 따른 출력 신호의 속도 지연 현상을 방지하기 위한 반도체 메모리 장치의 입력 버퍼를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 반도체 메모리 장치의 입력 버퍼링 방법을 제공하는데 있다.
상기 과제를 이루기 위하여 본 발명은, 외부 클럭을 입력으로하여 제 1 내부 클럭과 제 2 내부 클럭을 형성하는 내부 클럭 발생부; 반도체 메모리 장치 외부로부터 입력된 입력 신호를 씨모스(CMOS) 레벨의 신호로 변환하는 신호 변환부; 상기 제 1 내부 클럭의 위상 천이 상태에 따라 스위칭 온/오프가 제어되고 스위칭 온 될 경우 상기 신호 변환부에서 출력된 신호를 전송하는 제 1 스위칭부; 상기 제 1 스위칭부를 통과한 신호를 저장하는 제 1 레지스터; 상기 제 2 내부 클럭의 위상 천이 상태+에 따라 스위칭 온/오프가 제어되고 스위칭 온 될 경우 상기 제 1 레지스터에서 출력된 신호를 전송하는 제 2 스위칭부; 및 상기 제 2 스위칭부를 통과한 신호를 저장하는 제 2 레지스터를 구비하여, 상기 제 2 내부 클럭이 위상 천이 할 때 상기 제 1 내부 클럭의 위상이 변하지 않아 상기 제 1 레지스터에 저장된 신호가 유지되는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼를 제공한다.
상기 제 1 내부 클럭과 제 2 내부 클럭은 펄스 폭이 서로 다르고, 특히 상기 제 1 내부 클럭의 펄스 폭이 상기 제 2 내부 클럭의 펄스 폭보다 큰 것이 바람직하다.
또한 상기 제 1 내부 클럭이 위상 천이하는 시점은 상기 제 2 내부 클럭이 위상 천이하는 시점과 다른 것을 것이 바람직하다.
상기 다른 과제를 이루기 위하여 본 발명은, 외부 클럭을 입력으로하여 제 1 내부 클럭과 제 외부 클럭을 입력으로하여 서로 다른 펄스 폭을 가진 제 1 내부 클럭과 제 2 내부 클럭을 형성하는 단계; 외부로부터 공급된 입력 신호를 씨모스(CMOS) 레벨로 변환하는 단계; 상기 씨모스 레벨의 입력 신호를 직렬로 연결된 다수의 인버터에 입력하는 단계; 상기 제 1 내부 클럭의 위상이 일방향으로 천이할 때 상기 인버터들을 통과한 입력 신호는 제 1 레지스터에 저장되는 단계; 상기 제 2 내부 클럭의 위상이 일방향으로 천이할 때 상기 제 1 레지스터에 저장된 신호는 변하지 않고 상기 제 1 레지스터에 저장된 신호의 반전된 신호가 제 2 레지스터에 저장되는 단계; 및 상기 제 2 레지스터에 저장된 신호를 출력하는 단계로 이루어진 것을 특징으로하는 반도체 메모리 장치의 입력 버퍼링 방법을 제공한다.
상기 제 1 내부 클럭과 제 2 내부 클럭은 펄스 폭이 서로 다르고, 상기 제 1 내부 클럭이 위상 천이하는 시점은 상기 제 2 내부 클럭이 위상 천이하는 시점과 다른 것이 바람직하다.
따라서 본 발명에 의한 반도체 메모리 장치의 입력 버퍼 및 입력 버퍼링 방법은, 클럭 컨트롤 로직용인 제 2 내부 클럭(PCLK)과 셋업/홀드 시간 조절용인 제 1 내부 클럭(PCLKsh)을 독립적으로 구비함으로써 셋업/홀드 시간 조절이 용이하고 출력 신호(CAi)가 일정한 속도로 스큐(skew)없이 나타난다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2는 본 발명에 의한 반도체 메모리 장치의 입력 버퍼이다.
상기 도 2를 참조하면, 입력 버퍼는 반도체 장치의 외부로부터 티티엘(TTL:Transistor-Transistor Logic) 레벨의 입력 신호(Ai)를 입력으로하여 씨모스(CMOS) 레벨의 신호로 변환하는 신호 변환부(31), 상기 신호 변환부(31)에서 출력된 신호를 차례로 반전시키는 인버터들(32,33,34), 인버터들(43,44)로 이루어진 제 1 레지스터(36), 인버터들(47,48)로 이루어진 제 2 레지스터(38), 및 상기 제 2 레지스터(38)에서 출력된 신호를 차례로 반전시키는 인버터들(39,14)로 구성된다.
상기 제 1 레지스터(36) 앞단에는 전송게이트(41)와 인버터(42)로 구성된 제 1 스위칭부(35)를 구비하고 상기 제 1 스위칭부(35)는 인버터(49)에 의해 상기 제 1 내부 클럭(PCLKsh)의 반전 신호에따라 스위칭 온/오프가 제어된다. 즉, 상기 제 1 내부 클럭(PCLKsh)이 논리 하이일 경우 상기 전송게이트(41)는 턴오프되어 상기 인버터(34)의 출력단인 제 1 노드(n1)의 신호가 상기 제 1 레지스터(36)로 전송되지 않고, 상기 제 1 내부 클럭(PCLKsh)이 논리 로우일 경우 상기 전송게이트(41)는 턴온되어 상기 제 1 노드(n1)의 신호가 상기 제 1 레지스터(36)로 전송된다.
그리고 상기 제 2 레지스터(38) 앞단에는 전송게이트(45)와 인버터(46)로 구성된 제 2 스위칭부(37)를 구비하는데, 상기 제 2 스위칭부(37)는 제 2 내부 클럭(PCLK)에 따라 스위칭 온/오프가 제어된다. 즉, 상기 제 2 내부 클럭(PCLK)이 논리 하이일 경우 상기 전송게이트(45)는 턴온되어 상기 제 1 레지스터(36)의 출력단인 제 2 노드(n2)에 나타난 신호는 상기 제 2 레지스터(38)로 전송되고, 상기 제 2 내부 클럭(PCLK)이 논리 로우일 경우 상기 전송게이트(45)는 턴오프되어 상기 제 2 레지스터(38)는 이전 신호를 그대로 유지한다.
상기 제 1 내부 클럭(PCLKsh)은 입력 신호(Ai)의 셋업/홀드 시간(setup/hold time)의 스큐(skew)를 줄이기 위한 클럭이고 상기 제 2 내부 클럭(PCLK)은 클럭 컨트롤 로직용 클럭이다.
상기 제 1 내부 클럭(PCLKsh)은 상기 제 2 내부 클럭(PCLK)의 펄스 폭과 다르게, 특히 상기 제 1 내부 클럭(PCLKsh)의 펄스폭이 상기 제 2 내부 클럭(PCLK)의 펄스 폭보다 크게하고 상기 제 1 내부 클럭(PCLKsh)이 상기 제 1 스위칭부(35)를 스위칭 온하는 시점은 상기 제 2 내부 클럭(PCLK)이 상기 제 2 스위칭부(37)를 스위칭 온하는 시점보다 빠르게 하는데, 이는 상기 제 1 내부 클럭(PCLKsh)으로 모든 입력 버퍼에서의 셋업/홀드 시간을 관장함으로서 각 입력 버퍼에서의 셋업/홀드 시간의 스큐(skew)를 최소화하기 위한 것이다. 또한 상기 제 1 레지스터(36)가 안정된 후에 상기 제 1 레지스터(36)의 출력 신호가 상기 제 2 레지스터(38)로 전달되게 하기 위한 것이다.
따라서 본 발명은 클럭 컨트롤 로직용인 제 2 내부 클럭(PCLK)과 셋업/홀드 시간 조절용인 제 1 내부 클럭(PCLKsh)을 독립적으로 구비함으로써 셋업/홀드 시간 조절이 용이할 뿐만 아니라 상기 제 1 내부 클럭(PCLKsh)을 상기 제 2 내부 클럭(PCLK)보다 빠르게하여 출력 신호(CAi)의 속도가 지연되지 않고 일정한 속도로 스큐(skew)없이 출력될 수 있다.
도 3은 상기 도 2에 도시한 제 1 내부 클럭(PCLKsh)과 제 2 내부 클럭(PCLK)을 발생하는 회로도이다.
상기 도 3을 참조하면, 상기 제 1 내부 클럭(PCLKsh)은 외부 클럭(CLK)과 기준 전압(VREFi)을 비교하여 씨모스(CMOS) 레벨의 신호로 변환하는 신호 변환부(61), 상기 신호 변환부(61)에서 출력된 신호를 차례로 반전시키는 인버터들(72,73,74), 상기 인버터(62)의 출력 신호와 상기 인버터(74)의 출력 신호를 입력으로하여 상기 인버터들(62,74)의 출력 신호가 모두 논리 하이일 때만 논리 로우를 출력하는 낸드 게이트(75), 및 상기 낸드 게이트(75)에서 출력된 신호를 입력으로하는 인버터(76)로 이루어진 회로에서 형성된다.
상기 인버터(72)에는 접지 전원에 연결된 저항(77) 및 커패시터(78)가 연결되는데, 이는 상기 인버터(72)에 입력되는 신호의 위상 천이 방향에따라 출력되는 신호의 위상 천이 시간을 서로 다르게 지연시킨다. 또한 상기 인버터(73)에는 일정 전원에 연결된 저항(79) 및 커패시터(80)가 연결되다.
상기 제 2 내부 클럭(PCLK)은 상기 인버터(62)에 차례로 연결된 인버터들(63,64,65), 상기 인버터(62)의 출력 신호와 상기 인버터(65)의 출력 신호를 입력으로하여 상기 인버터들(62,65)의 출력 신호가 모두 논리 하이일 때만 논리 로우를 출력하는 낸드 게이트(66), 및 상기 낸드 게이트(66)에서 출력된 신호를 차례로 반전시키는 인버터들(67,68,69)로 이루어진 회로에서 형성된다.
상기 인버터(63)에는 접지 전원에 연결된 저항(70) 및 커패시터(71)가 연결되는데, 상기 저항(70) 및 커패시터(71)는 상기 인버터(63)에 입력되는 신호의 위상 천이 방향에 따라 상기 인버터(63)에서 출력되는 신호의 위상 천이 시간을 서로 다르게 지연한다.
상기 제 1 내부 클럭(PCLKsh)과 제 2 내부 클럭(PCLK)이 발생하는 동작 관계를 설명하면 다음과 같다.
먼저 상기 외부 클럭(CLK)이 논리 하이되면 상기 인버터(62)의 출력단은 논리 하이되고 그 결과 제 2 내부 클럭(PCLK)은 상기 저항(70) 및 커패시터(71)에서 일정 시간 지연된 후 논리 하이로 나타나고 제 1 내부 클럭(PCLKsh)은 상기 저항들(77,79) 및 커패시터들(78,80)에서 일정 시간 지연된 후 논리 하이로 나타난다.
이때 상기 인버터(62)의 출력단에 나타나는 신호의 위상 천이 방향에 따라 상기 저항(70) 및 커패시터(71)를 통한 신호 지연 시간과 상기 저항들(77,79) 및 커패시터들(78,80)을 통한 신호 지연 시간이 각각 다르므로, 상기 제 1 내부 클럭(PCLKsh)이 논리 하이로 위상 천이되는 시점은 상기 제 2 내부 클럭(PCLK)이 논리 하이로 위상 천이되는 시점보다 앞서게 된다.
이어서 상기 외부 클럭(CLK)이 논리 하이에서 논리 로우되면 상기 인버터(62)의 출력단은 논리 로우되고 그 결과 제 2 내부 클럭(PCLK)은 상기 저항(70) 및 커패시터(71)를 거치지 않고 일정 시간 지연된 후 논리 로우로 나타나고 제 1 내부 클럭(PCLKsh)은 상기 저항들(77,79) 및 커패시터들(78,80)을 거치지 않고 일정 시간 지연된 후 논리 로우로 나타난다. 이때 상기 제 2 내부 클럭(PCLK)이 논리 로우로 위상 천이되는 시점은 상기 제 1 내부 클럭(PCLKsh)이 논리 로우로 위상 천이되는 시점보다 앞선다.
도 4는 상기 도 2 및 도 3에 나타낸 신호들의 타이밍도이다.
상기 도 4를 참조하면, 외부 클럭(CLK)이 논리 하이되면 상기 제 1 내부 클럭(PCLKsh)은 상기 제 2 내부 클럭(PCLK)보다 먼저 논리 하이되고 상기 외부 클럭(CLK)이 논리 로우되면 상기 제 2 내부 클럭(PCLK)이 상기 제 1 내부 클럭(PCLKsh)보다 먼저 논리 로우되어, 상기 제 1 내부 클럭(PCLKsh)의 펄스 폭은 상기 제 2 내부 클럭(PCLK)의 펄스 폭보다 크게 나타난다.
따라서 상기 제 2 내부 클럭(PCLK)이 논리 하이일 경우에는 상기 제 1 내부 클럭(PCLKsh)이 계속 논리 하이인 상태로 안정되어 있으므로 출력 신호(CAi)는 종래와 같이 제 1 레지스터(도 2의 36)에 의한 속도 지연 현상이 나타나지 않고 상기 제 2 내부 클럭(PCLK)의 한 싸이클 동안 밸리드(valid)한 신호가 나타난다.
본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
이상, 설명된 바와 같이 본 발명에 의한 반도체 메모리 장치의 입력 버퍼 및 입력 버퍼링 방법은, 클럭 컨트롤 로직용인 제 2 내부 클럭(PCLK)과 셋업/홀드 시간 조절용인 제 1 내부 클럭(PCLKsh)을 독립적으로 구비함으로써 셋업/홀드 시간 조절이 용이하고 출력 신호(CAi)가 일정한 속도로 스큐(skew)없이 나타나고, 여러개의 입력 버퍼에서 로딩 효과(Loading Effect)의 변화를 최소화할 수 있다는 잇점이 있다.
도 1은 종래 기술에 의한 반도체 메모리 장치의 입력 버퍼이다.
도 2는 본 발명에 의한 반도체 메모리 장치의 입력 버퍼이다.
도 3은 상기 도 2에 도시한 제 1 내부 클럭(PCLKsh)과 제 2 내부 클럭(PCLK)을 발생하는 회로도이다.
도 4는 상기 도 2 및 도 3에 나타낸 신호들의 타이밍도이다.
Claims (10)
- 외부 클럭을 입력으로하여 제 1 내부 클럭과 제 2 내부 클럭을 형성하는 내부 클럭 발생부;반도체 메모리 장치 외부로부터 입력된 입력 신호를 씨모스(CMOS) 레벨의 신호로 변환하는 신호 변환부;상기 제 1 내부 클럭의 위상 천이 상태에 따라 스위칭 온/오프가 제어되고 스위칭 온 될 경우 상기 신호 변환부에서 출력된 신호를 전송하는 제 1 스위칭부;상기 제 1 스위칭부를 통과한 신호를 저장하는 제 1 레지스터;상기 제 2 내부 클럭의 위상 천이 상태에 따라 스위칭 온/오프가 제어되고 스위칭 온 될 경우 상기 제 1 레지스터에서 출력된 신호를 전송하는 제 2 스위칭부; 및상기 제 2 스위칭부를 통과한 신호를 저장하는 제 2 레지스터를 구비하여,상기 제 2 내부 클럭이 위상 천이 할 때 상기 제 1 내부 클럭의 위상이 변하지 않음으로써 상기 제 1 레지스터에 저장된 신호가 유지되는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼.
- 제 1 항에 있어서, 상기 제 1 내부 클럭과 제 2 내부 클럭은펄스 폭이 서로 다른 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼.
- 제 2 항에 있어서, 상기 제 1 내부 클럭의 펄스폭은상기 제 2 내부 클럭의 펄스 폭보다 큰 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼.
- 제 1 항에 있어서, 상기 제 1 내부 클럭이 위상 천이하는 시점은상기 제 2 내부 클럭이 위상 천이하는 시점과 다른 것을 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼.
- 제 4 항에 있어서, 상기 제 1 내부 클럭이 상기 제 1 스위칭부를 스위칭온하는 시점은 상기 제 2 내부 클럭이 상기 제 2 스위칭부를 스위칭온하는 시점보다 빠른 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼.
- 제 4 항에 있어서, 상기 제 1 내부 클럭이 상기 제 1 스위칭부를 스위칭오프하는 시점은 상기 제 2 내부 클럭이 상기 제 2 스위칭부를 스위칭온하는 시점보다 늦은 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼.
- 외부 클럭을 입력으로하여 서로 다른 펄스 폭을 가진 제 1 내부 클럭과 제 2 내부 클럭을 형성하는 단계;외부로부터 공급된 입력 신호를 씨모스(CMOS) 레벨로 변환하는 단계;상기 씨모스 레벨의 입력 신호를 직렬로 연결된 다수의 인버터에 입력하는 단계;상기 제 1 내부 클럭의 위상이 일방향으로 천이할 때 상기 인버터들을 통과한 입력 신호는 제 1 레지스터에 저장되는 단계;상기 제 2 내부 클럭의 위상이 일방향으로 천이할 때 상기 제 1 레지스터에 저장된 신호는 변하지 않고 상기 제 1 레지스터에 저장된 신호의 반전된 신호가 제 2 레지스터에 저장되는 단계; 및상기 제 2 레지스터에 저장된 신호를 출력하는 단계로 이루어진 것을 특징으로하는 반도체 메모리 장치의 입력 버퍼링 방법.
- 제 7 항에 있어서, 상기 제 1 내부 클럭과 제 2 내부 클럭은펄스 폭이 서로 다른 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼링 방법.
- 제 7 항에 있어서, 상기 제 1 내부 클럭의 펄스폭은상기 제 2 내부 클럭의 펄스 폭보다 큰 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼링 방법.
- 제 7 항에 있어서, 상기 제 1 내부 클럭이 위상 천이하는 시점은상기 제 2 내부 클럭이 위상 천이하는 시점과 다른 것을 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼링 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970035774A KR100474991B1 (ko) | 1997-07-29 | 1997-07-29 | 반도체 메모리장치의 입력버퍼 및 입력 버퍼링 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970035774A KR100474991B1 (ko) | 1997-07-29 | 1997-07-29 | 반도체 메모리장치의 입력버퍼 및 입력 버퍼링 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990012400A KR19990012400A (ko) | 1999-02-25 |
| KR100474991B1 true KR100474991B1 (ko) | 2005-05-27 |
Family
ID=43666859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970035774A KR100474991B1 (ko) | 1997-07-29 | 1997-07-29 | 반도체 메모리장치의 입력버퍼 및 입력 버퍼링 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100474991B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100304282B1 (ko) * | 1998-06-30 | 2001-11-02 | 박종섭 | 반도체 장치의 입력 버퍼 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0590912A (ja) * | 1991-09-25 | 1993-04-09 | Nec Corp | セツトアツプおよびホールド時間補正装置 |
| KR960039627A (ko) * | 1995-04-07 | 1996-11-25 | 김주용 | 동기식 메모리소자의 입력버퍼 |
| JPH09162706A (ja) * | 1995-09-15 | 1997-06-20 | Mitsubishi Semiconductor America Inc | 制御可能な入力バッファ、それを含む集積回路、および論理装置のセットアップおよびホールド時間を調整するための方法 |
| KR970029839A (ko) * | 1995-11-29 | 1997-06-26 | 가네꼬 히사시 | 반도체 메모리 장치 |
-
1997
- 1997-07-29 KR KR1019970035774A patent/KR100474991B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0590912A (ja) * | 1991-09-25 | 1993-04-09 | Nec Corp | セツトアツプおよびホールド時間補正装置 |
| KR960039627A (ko) * | 1995-04-07 | 1996-11-25 | 김주용 | 동기식 메모리소자의 입력버퍼 |
| JPH09162706A (ja) * | 1995-09-15 | 1997-06-20 | Mitsubishi Semiconductor America Inc | 制御可能な入力バッファ、それを含む集積回路、および論理装置のセットアップおよびホールド時間を調整するための方法 |
| KR970029839A (ko) * | 1995-11-29 | 1997-06-26 | 가네꼬 히사시 | 반도체 메모리 장치 |
| KR100221679B1 (ko) * | 1995-11-29 | 1999-09-15 | 가네꼬 히사시 | 반도체 메모리 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990012400A (ko) | 1999-02-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4853653A (en) | Multiple input clock selector | |
| US5731715A (en) | Glitch-free clock enable circuit | |
| US5422835A (en) | Digital clock signal multiplier circuit | |
| US5119045A (en) | Pulse width modulation circuit | |
| JP3478033B2 (ja) | フリップフロップ回路 | |
| KR100540487B1 (ko) | 데이터 출력제어회로 | |
| US6828837B2 (en) | Low power flip-flop circuit | |
| US6434062B2 (en) | Delay locked loop for use in semiconductor memory device | |
| KR100474991B1 (ko) | 반도체 메모리장치의 입력버퍼 및 입력 버퍼링 방법 | |
| KR100807111B1 (ko) | 출력 제어장치 | |
| KR100190373B1 (ko) | 리드 패스를 위한 고속 동기식 메모리 장치 | |
| US6194938B1 (en) | Synchronous integrated clock circuit | |
| KR100295051B1 (ko) | 반도체메모리장치의입력버퍼및입력버퍼링방법 | |
| JPS62270098A (ja) | 半導体センス回路 | |
| KR100433648B1 (ko) | 지연-정합클럭및데이터신호발생기 | |
| KR100305027B1 (ko) | 지연장치 | |
| KR960004566B1 (ko) | 스태틱 램(sram)의 어드레스 입력회로 | |
| KR100486199B1 (ko) | 반도체메모리장치의하이임피던스제어신호발생회로 | |
| KR0157880B1 (ko) | 클럭 스큐 제거장치 | |
| KR100429867B1 (ko) | 더블 데이터 레이트 반도체 장치용 출력 버퍼 | |
| KR0147680B1 (ko) | 클럭지연회로 | |
| KR100295638B1 (ko) | 디디알에스디램용 부지연회로 | |
| KR100210845B1 (ko) | 클럭 위상 검출 회로 | |
| KR0164396B1 (ko) | 반도체 메모리 장치의 클럭에지 검출회로 | |
| KR100228528B1 (ko) | 동기형 반도체 메모리 장치의 전력소모를 저감하기 위한 디지탈 지연 동기회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |