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KR100474505B1 - Manufacturing method of semiconductor device - Google Patents

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KR100474505B1
KR100474505B1 KR1019970072744A KR19970072744A KR100474505B1 KR 100474505 B1 KR100474505 B1 KR 100474505B1 KR 1019970072744 A KR1019970072744 A KR 1019970072744A KR 19970072744 A KR19970072744 A KR 19970072744A KR 100474505 B1 KR100474505 B1 KR 100474505B1
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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 리트로그레이드 웰 구조(retrograde-well structure)를 갖는 메탈-옥사이드-실리콘(MOS) 트랜지스터의 웰(well)과 소오스/드레인 접합부(source/drain junction)를 동일한 마스크(mask)를 사용하여 한번에 형성시키므로, 공정 횟수를 줄일 수 있으며, 또한 게이트 산화막에 미칠 수 있는 이온 주입 손상을 방지 시켜 소자의 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and includes wells and source / drain junctions of metal-oxide-silicon (MOS) transistors having a retrograde-well structure. The present invention relates to a method of manufacturing a semiconductor device, which can be formed at the same time using the same mask, thereby reducing the number of steps and also improving the yield and reliability of the device by preventing ion implantation damage that may occur on the gate oxide film. .

Description

반도체 소자의 제조 방법 Manufacturing Method of Semiconductor Device

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 리트로그레이드 웰 구조(retrograde-well structure)를 갖는 메탈-옥사이드-실리콘(이하, MOS라 칭함) 트랜지스터의 웰(well)과 소오스/드레인 접합부(source/drain junction)를 동일한 마스크(mask)를 사용하여 한번에 형성시키므로, 공정 횟수를 줄일 수 있으며, 또한 게이트 산화막에 미칠 수 있는 이온 주입 손상을 방지 시켜 소자의 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to wells and source / drain junctions of metal-oxide-silicon (hereinafter referred to as MOS) transistors having a retrograde-well structure. Since / drain junctions are formed at the same time using the same mask, it is possible to reduce the number of processes and to prevent ion implantation damage that may occur on the gate oxide layer, thereby improving the yield and reliability of the device. It relates to a manufacturing method.

일반적으로, 반도체 소자의 제조 공정중 리트로그레이드 웰 구조를 갖는 MOS 트랜지스터의 웰 및 소오스/드레인 접합부 형성 공정은 소자 분리 형성 공정, P형 웰 및 N형 웰 형성 공정, 게이트 형성 공정, N+ 및 P+ 소오스/드레인 접합부 형성 공정 순으로 진행된다. 이러한 공정들을 진행함에 있어, P형 웰 마스크, N형 웰 마스크, 게이트 형성 마스크, N+ 소오스/드레인 마스크 및 P+ 소오스/드레인 마스크 단계를 모두 거쳐야 하므로 공정이 복잡하고 공정 시간이 길어지는 단점을 가지고 있다.In general, the well and source / drain junction forming process of a MOS transistor having a retrolled well structure during the manufacturing process of a semiconductor device is an element isolation forming process, a P well and an N well forming process, a gate forming process, N + and P + Proceeds to the source / drain junction forming process. In the process, the P type well mask, the N type well mask, the gate forming mask, the N + source / drain mask, and the P + source / drain mask must be all steps. Have.

따라서, 본 발명은 리트로그레이드 웰 구조를 갖는 MOS 트랜지스터의 웰과 소오스/드레인 접합부를 동일한 마스크를 사용하여 한번에 형성시키므로, 공정 횟수를 줄일 수 있으며, 또한 게이트 산화막에 미칠 수 있는 이온 주입 손상을 방지 시켜 소자의 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공함에 그 목적이 있다.Therefore, the present invention forms the well and the source / drain junction of the MOS transistor having the retrolled well structure at the same time using the same mask, thereby reducing the number of processes and preventing the ion implantation damage that may occur on the gate oxide layer. It is an object of the present invention to provide a method for manufacturing a semiconductor device that can improve the yield and reliability of the device.

이러한 목적을 달성하기 위한 본 발명은 리트로그레이드 웰 구조를 갖는 반도체 소자의 제조 방법에 있어서, 필드 산화막이 형성된 P형 반도체 기판이 제공되는 단계; NMOS 지역과 PMOS 지역의 상기 반도체 기판 각각에 게이트 마스크를 사용하여 게이트를 형성한 후, 블랭켓 이온 주입 공정으로 P형 웰 및 N+ 소오스/드레인 접합부를 형성하여, 이로 인하여 NMOS 지역에 NMOS 트랜지스터가 완성되는 단계; N형 웰 마스크를 사용한 이온 주입 공정으로 N형 웰 및 P+ 소오스/드레인 접합부를 형성하여, 이로 인하여 PMOS 지역에 PMOS 트랜지스터가 완성되는 단계; 및 웰 어닐링 공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device having a retrode well structure, comprising: providing a P-type semiconductor substrate having a field oxide film; A gate is formed on each of the semiconductor substrates in the NMOS region and the PMOS region by using a gate mask, and then a P-type well and an N + source / drain junction are formed by a blanket ion implantation process, thereby causing the NMOS transistor to be formed in the NMOS region. Finished step; Forming an N-type well and a P + source / drain junction by an ion implantation process using an N-type well mask, thereby completing a PMOS transistor in the PMOS region; And performing a well annealing process.

또한, 본 발명은 리트로그레이드 웰 구조를 갖는 반도체 소자의 제조 방법에 있어서, 필드 산화막이 형성된 P형 반도체 기판이 제공되는 단계; NMOS 지역과 PMOS 지역의 상기 반도체 기판 각각에 게이트 마스크를 사용하여 이온 주입 버퍼용 패턴을 형성한 후, 블랭켓 이온 주입 공정으로 P형 웰 및 N+ 소오스/드레인 접합부를 형성하는 단계; N형 웰 마스크를 사용한 이온 주입 공정으로 N형 웰 및 P+ 소오스/드레인 접합부를 형성하는 단계; 상기 이온 주입 버퍼용 패턴을 제거한 후, 상기 게이트 마스크를 사용하여 NMOS 지역과 PMOS 지역의 상기 반도체 기판 각각에 게이트를 형성하여, 이로 인하여 NMOS 지역에 NMOS 트랜지스터가 완성되고, PMOS 지역에 PMOS 트랜지스터가 완성되는 단계; 및 웰 어닐링 공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 한다.In addition, the present invention provides a method of manufacturing a semiconductor device having a retrode well structure, comprising the steps of: providing a P-type semiconductor substrate having a field oxide film; Forming a pattern for an ion implantation buffer in each of the semiconductor substrates of the NMOS region and the PMOS region using a gate mask, and then forming a P-type well and an N + source / drain junction by a blanket ion implantation process; Forming an N-type well and a P + source / drain junction by an ion implantation process using an N-type well mask; After removing the ion implantation buffer pattern, a gate is formed in each of the semiconductor substrates in the NMOS region and the PMOS region using the gate mask, thereby completing the NMOS transistor in the NMOS region and the PMOS transistor in the PMOS region. Becoming; And performing a well annealing process.

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 1(a) 내지 도 1(d)는 본 발명의 제 1 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.1 (a) to 1 (d) are cross-sectional views of a device for explaining a method of manufacturing a semiconductor device according to the first embodiment of the present invention.

도 1(a)를 참조하면, P형 반도체 기판(1)에 소자 분리 공정을 통해 필드 산화막(2)을 형성하여 액티브 영역을 확정하면서, NMOS 지역과 PMOS 지역을 확정하고, 게이트 마스크를 사용하여 NMOS 지역과 PMOS 지역의 액티브 영역 각각에 게이트(3)를 형성한다.Referring to FIG. 1A, a field oxide film 2 is formed on a P-type semiconductor substrate 1 to determine an active region while determining an NMOS region and a PMOS region by using a gate mask. A gate 3 is formed in each of the NMOS region and the active region of the PMOS region.

도 1(b)를 참조하면, 마스크 없이 블랭켓(blanket) 이온 주입 공정으로 P형 웰(5) 및 N+ 소오스/드레인 접합부(40)를 형성하여, 이로 인하여 NMOS 지역에 NMOS 트랜지스터가 완성된다. 이때, PMOS 지역의 게이트(3) 양측에 N+ 이온 주입 영역(4)을 형성된다.Referring to FIG. 1B, a P-type well 5 and an N + source / drain junction 40 are formed by a blanket ion implantation process without a mask, thereby completing an NMOS transistor in an NMOS region. . At this time, N + ion implantation regions 4 are formed on both sides of the gate 3 of the PMOS region.

상기에서, P형 웰 형성 이온 주입 공정시 리트로그레이드 웰 구조에 알맞게 고에너지 이온 주입(high energy implant) 순으로 P형 웰 이온 주입(P-well implant), P형 웰 내부 이온 주입(P-well Inter implant), N형 채널 필드 스톱 이온 주입(N-channel field stop implant) 및 N형 채널 문턱 전압 이온 주입(N-channel Vt implant) 등을 각 소자의 특성을 고려하여 실시한 후에 N+ 소오스/드레인 이온 주입으로 N+ 소오스/드레인 접합부(40)를 형성한다.In the P-type well-forming ion implantation process, P-well implants and P-well internal implants (P-well) in order of high energy implants in order to suit the retrodewell structure. Inter implant), N-channel field stop implant, and N-channel Vt implant (N-channel Vt implant) are performed in consideration of the characteristics of each device, and then N + source / drain Ion implantation forms the N + source / drain junction 40.

도 1(c)를 참조하면, N형 웰 마스크를 사용하여 NMOS 지역을 포토레지스트 패턴(10)으로 덮은(close) 다음, 포토레지스트 패턴(10)을 이온 주입 마스크로 한 이온 주입 공정으로 N형 웰(6) 및 P+ 소오스/드레인 접합부(60)를 형성하여, 이로 인하여 PMOS 지역에 PMOS 트랜지스터가 완성된다.Referring to FIG. 1C, an N-type well mask is used to cover an NMOS region with the photoresist pattern 10, and then an N-type implantation process using the photoresist pattern 10 as an ion implantation mask. Wells 6 and P + source / drain junctions 60 are formed, thereby completing the PMOS transistors in the PMOS region.

상기에서, N형 웰 형성 이온 주입 공정시 리트로그레이드 웰 구조에 알맞게 고에너지 이온 주입(high energy implant) 순으로 N형 웰 이온 주입(N-well implant), N형 웰 내부 이온 주입(N-well Inter implant), P형 채널 필드 스톱 이온 주입(P-channel field stop implant), P형 채널 딥 이온 주입(P-channel deep implant) 및 P형 채널 문턱 전압 이온 주입(P-channel Vt implant) 등을 각 소자의 특성을 고려하여 실시한 후에 P+ 소오스/드레인 이온 주입으로 P+ 소오스/드레인 접합부(60)를 형성한다. 이때, N형 웰 형성을 위한 이온 주입 도우즈(dose) 및 P+ 소오스/드레인 접합부 형성을 위한 이온 주입 도우즈는 P형 웰 형성시 생성되었던 P형 웰 도우즈 및 N+ 소오스/드레인 접합부 이온 주입 도우즈를 보상(compensation) 시킬 수 있도록 충분히 높인다.The N-well implant and the N-well internal ion implantation (N-well) in the order of high energy implant (high energy implant) in order to suit the retrode well structure during the N-type well-forming ion implantation process Inter implants, P-channel field stop implants, P-channel deep implants, and P-channel threshold voltage implants (P-channel Vt implants). After considering the characteristics of each device, the P + source / drain junction 60 is formed by P + source / drain ion implantation. At this time, the ion implantation dose for forming the N-type well and the ion implantation dose for forming the P + source / drain junction are the P-type well dose and the N + source / drain junction ion generated during the formation of the P-type well. Raise enough to compensate injection dose.

도 1(d)를 참조하면, 포토레지스트 패턴(10)을 제거한 후, 웰 어닐링(well annealing)을 실시한다.Referring to FIG. 1D, after the photoresist pattern 10 is removed, well annealing is performed.

상기한 본 발명의 제 1 실시예에서는 웰과 소오스/드레인을 한번에 같이 형성하므로 접합부의 확산 현상을 억제하기 위하여 웰 어닐링을 약 1000℃ 이하의 낮은 온도에서 약 90분 이하로 짧게 실시해야 한다. 따라서 본 발명의 실시예는 일반적인 확산에 의한 웰 구조(normal diffused well structure)로는 실현하기 어렵다. 결국 본 발명의 제 1 실시예는 N형 웰 마스크 및 게이트 마스크만을 사용하여 P형 웰, N형 웰, N+ 및 P+ 소오스/드레인 접합부를 형성할 수 있다. 그리고, 웰 형상(profile)은 필드 산화막과 게이트 부근에서 이온 주입이 저지되어 웰 깊이가 낮고 소오스/드레인 접합부 부근은 깊게 형성된다.In the first embodiment of the present invention described above, since the well and the source / drain are formed together, the well annealing should be performed at a low temperature of about 1000 ° C. or less for about 90 minutes or less in order to suppress diffusion phenomenon of the junction. Therefore, embodiments of the present invention are difficult to realize with a normal diffused well structure. As a result, the first embodiment of the present invention can form P type wells, N type wells, N + and P + source / drain junctions using only N type well masks and gate masks. In the well profile, ion implantation is prevented in the vicinity of the field oxide film and the gate, so that the well depth is low and the source / drain junction is deeply formed.

도 2(a) 내지 도 2(d)는 본 발명의 제 2 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.2 (a) to 2 (d) are cross-sectional views of a device for explaining a method of manufacturing a semiconductor device according to a second embodiment of the present invention.

도 2(a)를 참조하면, P형 반도체 기판(1)에 소자 분리 공정을 통해 필드 산화막(2)을 형성하여 액티브 영역을 확정하면서, NMOS 지역과 PMOS 지역을 확정하고, 게이트 마스크를 사용하여 NMOS 지역과 PMOS 지역의 액티브 영역 각각에 이온 주입 버퍼(implant buffer)용 패턴(30)을 형성한다. 이온 주입 버퍼용 패턴(30)은 산화막으로 형성된다.Referring to FIG. 2A, the NMOS region and the PMOS region are determined by forming a field oxide film 2 on the P-type semiconductor substrate 1 through an element isolation process to determine the active region, and using a gate mask. A pattern 30 for an implant implant buffer is formed in each of an active region of an NMOS region and a PMOS region. The ion implantation buffer pattern 30 is formed of an oxide film.

도 2(b)를 참조하면, 마스크 없이 블랭켓(blanket) 이온 주입 공정으로 P형 웰(5) 및 N+ 소오스/드레인 접합부(40)를 형성하여, 이로 인하여 NMOS 지역에 NMOS 트랜지스터가 완성된다. 이때, PMOS 지역의 이온 주입 버퍼용 패턴(30) 양측에 N+ 이온 주입 영역(4)을 형성된다.Referring to FIG. 2 (b), a P-type well 5 and an N + source / drain junction 40 are formed by a blanket ion implantation process without a mask, thereby completing an NMOS transistor in an NMOS region. . At this time, N + ion implantation regions 4 are formed on both sides of the ion implantation buffer pattern 30 in the PMOS region.

상기에서, P형 웰 형성 이온 주입 공정시 리트로그레이드 웰 구조에 알맞게 고에너지 이온 주입(high energy implant) 순으로 P형 웰 이온 주입(P-well implant), P형 웰 내부 이온 주입(P-well Inter implant), N형 채널 필드 스톱 이온 주입(N-channel field stop implant) 및 N형 채널 문턱 전압 이온 주입(N-channel Vt implant) 등을 각 소자의 특성을 고려하여 실시한 후에 N+ 소오스/드레인 이온 주입으로 N+ 소오스/드레인 접합부(40)를 형성한다.In the P-type well-forming ion implantation process, P-well implants and P-well internal implants (P-well) in order of high energy implants in order to suit the retrodewell structure. Inter implant), N-channel field stop implant, and N-channel Vt implant (N-channel Vt implant) are performed in consideration of the characteristics of each device, and then N + source / drain Ion implantation forms the N + source / drain junction 40.

도 2(c)를 참조하면, N형 웰 마스크를 사용하여 NMOS 지역을 포토레지스트 패턴(10)으로 덮은(close) 다음, 포토레지스트 패턴(10)을 이온 주입 마스크로 한 이온 주입 공정으로 N형 웰(6) 및 P+ 소오스/드레인 접합부(60)를 형성한다.Referring to FIG. 2C, the N-type well mask is used to cover the NMOS region with the photoresist pattern 10, and then the N-type ion implantation process using the photoresist pattern 10 as an ion implantation mask. Wells 6 and P + source / drain junctions 60 are formed.

상기에서, N형 웰 이온 주입 공정시 리트로그레이드 웰 구조에 알맞게 고에너지 이온 주입(high energy implant) 순으로 N형 웰 이온 주입(N-well implant), N형 웰 내부 이온 주입(N-well Inter implant), P형 채널 필드 스톱 이온 주입(P-channel field stop implant), P형 채널 딥 이온 주입(P-channel deep implant) 및 P형 채널 문턱 전압 이온 주입(P-channel Vt implant) 등을 각 소자의 특성을 고려하여 실시한 후에 P+ 소오스/드레인 이온 주입으로 P+ 소오스/드레인 접합부(60)를 형성한다. 이때, N형 웰 형성을 위한 이온 주입 도우즈(dose) 및 P+ 소오스/드레인 접합부 형성을 위한 이온 주입 도우즈는 P형 웰 형성시 생성되었던 P형 웰 도우즈 및 N+ 소오스/드레인 접합부 이온 주입 도우즈를 보상(compensation) 시킬 수 있도록 충분히 높인다.In the above N-well implantation process, N-well implants and N-well internal implants (N-well Inter) in order of high energy implants (high energy implants) in order to suit the retrograde well structure. implants, P-channel field stop implants, P-channel deep implants, and P-channel threshold voltage implants (P-channel Vt implants). After considering the characteristics of the device, the P + source / drain junction 60 is formed by P + source / drain ion implantation. At this time, the ion implantation dose for forming the N-type well and the ion implantation dose for forming the P + source / drain junction are the P-type well dose and the N + source / drain junction ion generated during the formation of the P-type well. Raise enough to compensate injection dose.

도 2(d)를 참조하면, 포토레지스트 패턴(10)과 이온 주입 버퍼용 패턴(30)을 제거한 후, NMOS 지역과 PMOS 지역에 각각에 게이트(3)를 형성하여, 이로 인하여 NMOS 지역에 NMOS 트랜지스터가 완성되고, PMOS 지역에 PMOS 트랜지스터가 완성된다. 이후, 웰 어닐링(well annealing)을 실시한다. Referring to FIG. 2 (d), after the photoresist pattern 10 and the ion implantation buffer pattern 30 are removed, a gate 3 is formed in each of the NMOS region and the PMOS region, thereby forming an NMOS in the NMOS region. The transistor is completed, and the PMOS transistor is completed in the PMOS region. Thereafter, well annealing is performed.

상기한 본 발명의 제 2 실시예에서는, 전술한 제 1 실시예와 같이, 웰과 소오스/드레인을 한번에 같이 형성하므로 접합부의 확산 현상을 억제하기 위하여 웰 어닐링을 약 1000℃ 이하의 낮은 온도에서 약 90분 이하로 짧게 실시해야 하며, 이하 제 1 실시예와 동일한 효과 및 목적을 달성할 수 있다. 이온 주입 버퍼용 패턴의 두께는 접합부 형성을 위한 이온 주입시 이온이 채널 쪽으로 침투되는 것을 확실하게 막아줄 수 있으며, 웰 형성을 위한 이온 주입시 뚫고 통과할 수 있도록 선택해야 한다. In the second embodiment of the present invention described above, the well and the source / drain are formed together at the same time as the first embodiment described above, so that well annealing is performed at a low temperature of about 1000 ° C. or less to suppress diffusion phenomenon of the junction. It should be carried out as short as 90 minutes or less, and the same effects and objects as those of the first embodiment can be achieved. The thickness of the ion implantation buffer pattern can reliably prevent the ions from penetrating into the channel during ion implantation for junction formation, and should be selected so as to penetrate through the ion implantation for well formation.

한편, 제 2 실시예는 제 1 실시예와 비교하여 이온 주입 버퍼용 패턴을 형성하는 공정이 추가되나, 제 2 실시예에서는 게이트 형성 공정을 웰 및 접합부 형성 공정 후에 실시하므로 제 1 실시예에서 발생 가능한 게이트 산화막의 막질 저하를 방지할 수 있다.In the second embodiment, a process for forming an ion implantation buffer pattern is added as compared with the first embodiment, but in the second embodiment, the gate formation process is performed after the well and junction formation process. Possible degradation of the film quality of the gate oxide film can be prevented.

상술한 바와 같이, 본 발명은 리트로그레이드 웰 구조를 갖는 MOS 트랜지스터의 웰과 소오스/드레인 접합부를 동일한 마스크를 사용하여 한번에 형성시키므로, 공정 횟수를 줄일 수 있으며, 또한 게이트 산화막에 미칠 수 있는 이온 주입 손상을 방지 시켜 소자의 수율 및 신뢰성을 향상시킬 수 있다.As described above, the present invention forms the well and the source / drain junction of the MOS transistor having the retrolled well structure at the same time by using the same mask, thereby reducing the number of steps and damaging the ion implantation that may affect the gate oxide layer. This can improve the yield and reliability of the device.

도 1(a) 내지 도 1(d)는 본 발명의 제 1 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.1 (a) to 1 (d) are cross-sectional views of devices for explaining the method for manufacturing a semiconductor device according to the first embodiment of the present invention.

도 2(a) 내지 도 2(d)는 본 발명의 제 2 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.2 (a) to 2 (d) are cross-sectional views of a device for explaining a method of manufacturing a semiconductor device according to a second embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

1: P형 반도체 기판 2: 필드 산화막1: P-type semiconductor substrate 2: Field oxide film

3: 게이트 4: N+ 이온 주입 영역3: gate 4: N + Ion implantation zone

5: P형 웰 6: N형 웰5: P-type well 6: N-type well

10: 포토레지스트 패턴 30: 이온 주입 버퍼용 패턴10: photoresist pattern 30: pattern for ion implantation buffer

40: N+ 소오스/드레인 접합부 60: P+ 소오스/드레인 접합부40: N + source / drain junction 60: P + source / drain junction

Claims (10)

리트로그레이드 웰 구조를 갖는 반도체 소자의 제조 방법에 있어서,In the manufacturing method of a semiconductor device having a retrolog well structure, 필드 산화막이 형성된 P형 반도체 기판이 제공되는 단계;Providing a P-type semiconductor substrate having a field oxide film formed thereon; NMOS 지역과 PMOS 지역의 상기 반도체 기판 각각에 게이트 마스크를 사용하여 게이트를 형성한 후, 블랭켓 이온 주입 공정으로 P형 웰 및 N+ 소오스/드레인 접합부를 형성하여, 이로 인하여 NMOS 지역에 NMOS 트랜지스터가 완성되는 단계;A gate is formed on each of the semiconductor substrates in the NMOS region and the PMOS region by using a gate mask, and then a P-type well and an N + source / drain junction are formed by a blanket ion implantation process, thereby causing the NMOS transistor to be formed in the NMOS region. Finished step; N형 웰 마스크를 사용한 이온 주입 공정으로 N형 웰 및 P+ 소오스/드레인 접합부를 형성하여, 이로 인하여 PMOS 지역에 PMOS 트랜지스터가 완성되는 단계; 및Forming an N-type well and a P + source / drain junction by an ion implantation process using an N-type well mask, thereby completing a PMOS transistor in the PMOS region; And 웰 어닐링 공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.A method of manufacturing a semiconductor device comprising the step of performing a well annealing process. 제 1 항에 있어서,The method of claim 1, 상기 P형 웰 형성 이온 주입 공정시 고에너지 이온 주입 순으로 P형 웰 이온 주입, P형 웰 내부 이온 주입, N형 채널 필드 스톱 이온 주입 및 N형 채널 문턱 전압 이온 주입을 실시한 후에 N+ 소오스/드레인 이온 주입으로 상기 N+ 소오스/드레인 접합부를 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.After subjected to the P-type well formed in the ion implantation process during high-energy ion implantation in order of the P-type well ion implantation, P-type well inside the ion implantation, an N-type channel field stop ion implantation and N-channel threshold voltage ion implant N + source / A method of manufacturing a semiconductor device, wherein the N + source / drain junction is formed by drain ion implantation. 제 1 항에 있어서,The method of claim 1, 상기 N형 웰 형성 이온 주입 공정시 고에너지 이온 주입 순으로 N형 웰 이온 주입, N형 웰 내부 이온 주입, P형 채널 필드 스톱 이온 주입, P형 채널 딥 이온 주입 및 P형 채널 문턱 전압 이온 주입을 실시한 후에 P+ 소오스/드레인 이온 주입으로 상기 P+ 소오스/드레인 접합부를 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.N type well ion implantation, N type well ion implantation, P type channel field stop ion implantation, P type channel deep ion implantation and P type channel threshold voltage ion implantation And forming the P + source / drain junction by implanting P + source / drain ions after the formation of the semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 N형 웰 형성을 위한 이온 주입 도우즈 및 상기 P+ 소오스/드레인 접합부 형성을 위한 이온 주입 도우즈는 상기 P형 웰 형성을 위한 P형 웰 도우즈 및 상기 N+ 소오스/드레인 접합부 형성을 위한 이온 주입 도우즈를 보상시킬 수 있도록 높게 하는 것을 특징으로 하는 반도체 소자의 제조 방법.The ion implantation dose for forming the N-type wells and the ion implantation dose for forming the P + source / drain junctions may include the P-type well dose for forming the P-type wells and the N + source / drain junction formation. A method for manufacturing a semiconductor device, characterized in that to make the ion implantation dose high so as to compensate. 리트로그레이드 웰 구조를 갖는 반도체 소자의 제조 방법에 있어서,In the manufacturing method of a semiconductor device having a retrolog well structure, 필드 산화막이 형성된 P형 반도체 기판이 제공되는 단계;Providing a P-type semiconductor substrate having a field oxide film formed thereon; NMOS 지역과 PMOS 지역의 상기 반도체 기판 각각에 게이트 마스크를 사용하여 이온 주입 버퍼용 패턴을 형성한 후, 블랭켓 이온 주입 공정으로 P형 웰 및 N+ 소오스/드레인 접합부를 형성하는 단계;Forming a pattern for an ion implantation buffer in each of the semiconductor substrates of the NMOS region and the PMOS region using a gate mask, and then forming a P-type well and an N + source / drain junction by a blanket ion implantation process; N형 웰 마스크를 사용한 이온 주입 공정으로 N형 웰 및 P+ 소오스/드레인 접합부를 형성하는 단계;Forming an N-type well and a P + source / drain junction by an ion implantation process using an N-type well mask; 상기 이온 주입 버퍼용 패턴을 제거한 후, 상기 게이트 마스크를 사용하여 NMOS 지역과 PMOS 지역의 상기 반도체 기판 각각에 게이트를 형성하여, 이로 인하여 NMOS 지역에 NMOS 트랜지스터가 완성되고, PMOS 지역에 PMOS 트랜지스터가 완성되는 단계; 및After removing the ion implantation buffer pattern, a gate is formed in each of the semiconductor substrates in the NMOS region and the PMOS region using the gate mask, thereby completing the NMOS transistor in the NMOS region and the PMOS transistor in the PMOS region. Becoming; And 웰 어닐링 공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.A method of manufacturing a semiconductor device comprising the step of performing a well annealing process. 제 5 항에 있어서,The method of claim 5, wherein 상기 P형 웰 형성 이온 주입 공정시 고에너지 이온 주입 순으로 P형 웰 이온 주입, P형 웰 내부 이온 주입, N형 채널 필드 스톱 이온 주입 및 N형 채널 문턱 전압 이온 주입을 실시한 후에 N+ 소오스/드레인 이온 주입으로 상기 N+ 소오스/드레인 접합부를 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.After subjected to the P-type well formed in the ion implantation process during high-energy ion implantation in order of the P-type well ion implantation, P-type well inside the ion implantation, an N-type channel field stop ion implantation and N-channel threshold voltage ion implant N + source / A method of manufacturing a semiconductor device, wherein the N + source / drain junction is formed by drain ion implantation. 제 5 항에 있어서,The method of claim 5, wherein 상기 N형 웰 형성 이온 주입 공정시 고에너지 이온 주입 순으로 N형 웰 이온 주입, N형 웰 내부 이온 주입, P형 채널 필드 스톱 이온 주입, P형 채널 딥 이온 주입 및 P형 채널 문턱 전압 이온 주입을 실시한 후에 P+ 소오스/드레인 이온 주입으로 상기 P+ 소오스/드레인 접합부를 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.N type well ion implantation, N type well ion implantation, P type channel field stop ion implantation, P type channel deep ion implantation and P type channel threshold voltage ion implantation And forming the P + source / drain junction by implanting P + source / drain ions after the formation of the semiconductor device. 제 5 항에 있어서,The method of claim 5, wherein 상기 N형 웰 형성을 위한 이온 주입 도우즈 및 상기 P+ 소오스/드레인 접합부 형성을 위한 이온 주입 도우즈는 상기 P형 웰 형성을 위한 P형 웰 도우즈 및 상기 N+ 소오스/드레인 접합부 형성을 위한 이온 주입 도우즈를 보상시킬 수 있도록 높게 하는 것을 특징으로 하는 반도체 소자의 제조 방법.The ion implantation dose for forming the N-type wells and the ion implantation dose for forming the P + source / drain junctions may include the P-type well dose for forming the P-type wells and the N + source / drain junction formation. A method for manufacturing a semiconductor device, characterized in that to make the ion implantation dose high so as to compensate. 제 5 항에 있어서,The method of claim 5, wherein 상기 이온 주입 버퍼용 패턴의 두께는 상기 접합부 형성을 위한 이온 주입시 이온이 채널 쪽으로 침투되는 것을 막아주며, 웰 형성을 위한 이온 주입시 통과될 수 있는 두께인 것을 특징으로 하는 반도체 소자의 제조 방법.The thickness of the ion implantation buffer pattern is a method for manufacturing a semiconductor device, characterized in that the ion implantation for forming the junction to prevent the penetration of ions into the channel, and pass through the ion implantation for forming the well. 제 5 항에 있어서,The method of claim 5, wherein 상기 이온 주입 버퍼용 패턴은 산화막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.And the ion implantation buffer pattern is formed of an oxide film.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11690213B2 (en) 2020-09-07 2023-06-27 Samsung Electronics Co., Ltd. Semiconductor devices having a decreasing height gate structure

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63305546A (en) * 1987-06-05 1988-12-13 Seiko Instr & Electronics Ltd Manufacture of semiconductor integrated circuit device
JPH06163844A (en) * 1992-11-26 1994-06-10 Mitsubishi Electric Corp Manufacture of semiconductor device
US5393677A (en) * 1992-02-13 1995-02-28 Integrated Device Technology, Inc. Method of optimizing wells for PMOS and bipolar to yield an improved BICMOS process
JPH07183393A (en) * 1993-12-24 1995-07-21 Nec Corp Fabrication of semiconductor device
KR970053040A (en) * 1995-12-26 1997-07-29 김광호 Manufacturing Method of CMOS Transistor
KR100190045B1 (en) * 1996-06-07 1999-06-01 윤종용 Method of manufacturing semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63305546A (en) * 1987-06-05 1988-12-13 Seiko Instr & Electronics Ltd Manufacture of semiconductor integrated circuit device
US5393677A (en) * 1992-02-13 1995-02-28 Integrated Device Technology, Inc. Method of optimizing wells for PMOS and bipolar to yield an improved BICMOS process
JPH06163844A (en) * 1992-11-26 1994-06-10 Mitsubishi Electric Corp Manufacture of semiconductor device
JPH07183393A (en) * 1993-12-24 1995-07-21 Nec Corp Fabrication of semiconductor device
KR970053040A (en) * 1995-12-26 1997-07-29 김광호 Manufacturing Method of CMOS Transistor
KR100190045B1 (en) * 1996-06-07 1999-06-01 윤종용 Method of manufacturing semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11690213B2 (en) 2020-09-07 2023-06-27 Samsung Electronics Co., Ltd. Semiconductor devices having a decreasing height gate structure

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