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KR100401348B1 - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

반도체 소자의 소자 분리막 형성 방법 Download PDF

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KR100401348B1
KR100401348B1 KR10-2000-0037037A KR20000037037A KR100401348B1 KR 100401348 B1 KR100401348 B1 KR 100401348B1 KR 20000037037 A KR20000037037 A KR 20000037037A KR 100401348 B1 KR100401348 B1 KR 100401348B1
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기영종
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Abstract

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 실리콘 기판에 트랜치를 형성하고, SEG법으로 트랜치 저면의 실리콘을 성장시켜 종횡비(Aspect Ratio)를 낮춘 후 보이드(Void)가 발생하지 않도록 트랜치에 절연 물질로 매립하는 공정 기술에서, 실리콘을 정상적으로 성장시키기 위해서는 트랜치의 저면에 형성된 열산화막을 제거해야 하는데, 종횡비가 커짐에 따라 트랜치 저면에 형성된 열산화막을 완전히 제거하는 식각 공정의 재현성을 확보하는데 어려움이 많아, 이를 극복하기 위하여 트랜치 형성 후 CF4및 O2가스를 이용한 플라즈마 처리로 트랜치 저면의 열산화막 형성 속도를 낮춰, 트랜치 측벽의 열산화막 손실을 최소화하면서 트랜치 저면의 열산화막을 완전히 제거하므로써 실리콘 성장층을 정상적으로 형성할 수 있어

Description

반도체 소자의 소자 분리막 형성 방법{Method of forming a insulating layer in a semiconductor device}
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히, 보이드가 발생하지 않도록 트랜치에 절연물을 매립하는 방법으로, 트랜치의 종횡비를 줄이기 위하여 실리콘 성장층을 형성하는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
현재 가장 널리 활용되고 있는 소자 분리막인 STI 구조를 0.10㎛ 이하의 소자에 적용할 경우 문제점으로 부각되는 있는 것은 갭 필(Gap Fill)이다. 현재의 갭필 물질로는 보이드 없이 소자 분리막을 구현하기가 거의 불가능하다. 이에 따라, 새로운 방식의 소자 분리막 구조를 도입하게 된 것이 SEG(Selective Epitaxial Growth)법을 응용한 변형된 STI(Modified STI) 구조이다. 이 구조는 0.01㎛ 이하의 소자에서 높은 종횡비를 낮추기 위해 SEG법으로 트랜치 저면의 실리콘을 성장시킨다. 그러나, 이 구조에서도 식각된 트랜치의 실리콘과 실리콘 성장층 또는 실리콘과 갭 필 물질의 계면 특성을 확보하기 위하여 트랜치에 열산화막을 형성한다. 그런데, SEG법으로 트랜치 저면의 실리콘을 성장시키기 위해서는 트랜치 저면의 열산화막을 제거해야만 하는 어려움이 있다. 이 열산화막 제거 공정은 트랜치 측벽의 산화막을 그대로 유지해야 하는데, 종횡비가 커지면서 트랜치 저면의 열산화막을 식각해 내는 공정의 재현성을 확보하기가 매우 어렵다.
도 1은 종래의 방법으로 형성된 소자 분리막의 단면을 도시한 TEM 사진이다.
도 1을 참조하면, 실리콘 기판(1)에 트랜치가 형성되어 있고, 트랜치 측벽에는 열산화막(5)이 형성되어 있다. 트랜치 저면에 잔류하는 열산화막의 일부(5a)가 실리콘 성장을 방해하여 비정상적인 실리콘 성장층(6)이 형성되어 있다.
따라서, 본 발명은 트랜치 측벽의 열산화막 손실을 최소화하면서 트랜치 저면의 열산화막을 완전히 제거하여 정상적으로 실리콘을 성장시키므로써 종횡비를 줄여 보이드가 없는 소자 분리막을 형성할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 방법으로 형성된 소자 분리막의 단면을 도시한 TEM 사진.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위하여 순차적으로 도시한 단면도.
도 3은 본 발명에 따라 형성된 소자 분리막의 단면을 도시한 TEM 사진.
<도면의 주요 부분에 대한 부호 설명>
1, 11 : 실리콘 기판 2, 12 : 패드 산화막
3, 13 : 질화막 14 : 불소
5, 15 : 열산화막 5a: 잔류 열산화막
6, 16 : 실리콘 성장층 7, 17 : 절연물
본 발명에 따른 반도체 소자의 에피 채널 형성 방법은 트랜치가 형성된 실리콘 기판이 제공되는 단계 트랜치의 표면을 플라즈마 처리하는 단계, 트랜치에 열산화막을 형성하는 단계, 트랜치 저면의 열산화막을 제거하는 단계, 트랜치 저면의 실리콘 표면을 세정한 후 SEG 공정으로 실리콘 성장층을 형성하는 단계 및 트랜치를 절연물로 매립한 후 화학적 기계적 연마를 실시하는 단계를 포함하여 이루어진다.
상기의 단계에서, 플라즈마 처리는 CF4, NF3및 CF4등의 플로린계열 또는 Cl2및 CCl4등의 클로린계열 가스 및 O2가스를 3:1 내지 5:1의 범위로 혼합한 가스를 이용하여 실시한다.
열산화막은 700 내지 1100℃범위의 온도에서 O2를 이용한 건식 산화나 H2/O2를 이용한 습식 산화로 형성한다. 열산화막은 100 내지 140Å 범위의 두께로 형성한다. 트랜치 저면의 열산화막은 건식 식각 또는 습식 식각으로 제거하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
실리콘 표면 세정은 100 내지 130℃범위의 온도에서 H2SO4및 H2O2의 비율을 3:1 내지 500:1의 범위로 하여 3 내지 10분 동안 진행하는 1차 세정 및 50 내지 100℃범위의 온도에서 순수 또는 H2O와 HF의 비율을 50:1 내지 500:1의 범위로 하여 진행하는 2차 세정으로 실시한다. 실리콘 표면 세정을 SEG 공정을 진행할 때 인-시투로 실시할 경우에는 급속 열처리로 실시한다. 실리콘 표면 세정을 SEG 공정을 UHV-CVD 장비에서 진행할 경우에는 인-시투로 700 내지 750℃범위의 온도와 0.01 내지 10Torr범위의 압력에서 10 내지 200초 동안 베큠분위기로 실시한다.
실리콘 성장층을 형성하는 SEG 공정은 MS/H2/HCl 또는 DCS/H2/HCl 가스를 이용한 CVD법으로 실시한다.
SEG 공정은 750 내지 850℃ 범위의 온도와 5 내지 100Torr범위의 압력에서 0.1 내지 1sccm의 DSC, 30 내지 150sccm의 H2및 0 내지 1sccm의 Cl을 이용하여 실시한다. SEG 공정은 MS-H2-HCl 시스템(System)을 적용할 경우에는 750 내지 850℃ 범위의 온도와 5 내지 100Torr범위의 압력에서 0.1 내지 1sccm의 MS, 30 내지 150sccm의 H2및 0.5 내지 5sccm의 Cl을 이용하여 실시한다. SEG 공정을 UHV-CVD 장비에서 진행할 경우에는 600 내지 750℃ 범위의 온도와 1 내지 50mTorr범위의 압력에서 1 내지 20sccm의 Si2H6, 0 내지 100sccm의 H2및 0.01 내지 5sccm의 Cl을 이용하여 실시한다.
s이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위하여 순차적으로 도시한 단면도.
도 2a를 참조하면, 실리콘 기판(11) 상에 패드 산화막(12) 및 질화막(13)을 순차적으로 형성한 후 감광막 패턴을 이용한 노광 식각 공정으로 소자 분리막이 형성될 영역의 질화막(13), 패드 산화막(12) 및 실리콘 기판(1)을 식각하여 트랜치를 형성한다.
도 2b를 참조하면, CF4등과 같이 불소를 포함한 혼합가스 및 O2가스를 이용하여 트랜치의 표면을 플라즈마 처리한다. 플라즈마 처리를 함으로써 트랜치 저면에는 불소(F; 14)가 얇게 분포한다.
플라즈마 처리를 하는데 사용하는 가스는 CF4, NF3및 CF4등의 플로린계열 또는 Cl2및 CCl4등의 클로린계열을 이용할 수도 있다. 이때, 가스 및 O2의 혼합 비율은 3:1 내지 5:1의 범위로 한다.
도 2c를 참조하면, 트랜치에 열산화막(15)을 100 내지 140Å 범위의 두께로형성한다. 열산화막(15)은 700 내지 1100℃범위의 온도에서 O2를 이용한 건식 산화나 H2/O2를 이용한 습식 산화로 형성한다.
트랜치의 저면에 형성된 열산화막(15)은 도 2b의 공정에서 트랜치 저면에 잔류시킨 불소(14)에 의해 증착 속도가 떨여져 얇게 형성된다. 열산화막(15)은 트랜치 측벽 및 저면의 실리콘으로부터 성장한 실리콘 성장층 및 트랜치를 매립할 절연물과의 계면 특성을 유지하여 누설 전류를 낮추기 위한 산화막으로써 STI 구조에서는 반도시 필요한다 .
도 2d를 참조하면, 건식 식각 또는 습식 식각으로 트랜치 저면의 열산화막을 제거하여 스페이서 형태로 트랜치의 측벽에만 열산화막(15)을 잔류시킨다. 이때, 트랜치 측벽의 열산화막(15)의 손실이 최소한으로 되게 해야 하므로, 식각 시간은 트랜치 저면의 열산화막을 완전히 제거할 수 있을 정도의 최소 시간으로 한다.
도 2e를 참조하면, SEG법으로 트랜치 저면에 노출된 실리콘을 성장시켜 실리콘 성장층(16)을 형성한다. 실리콘을 성장시키기 전에 실리콘의 표면을 세정한다. SEG법은 MS 또는 DCS/H2/HCl 가스를 이용한 CVD법으로 실시한다.
실리콘을 성장시키기 전에 실시하는 실리콘 표면 세정은 2차에 걸쳐 실시하는데, 1차 처리는 100 내지 130℃범위의 온도에서 H2SO4및 H2O2의 비율을 3:1 내지 500:1의 범위로 하여 3 내지 10분 동안 진행하며, 2차 처리는 50 내지 100℃범위의 온도에서 순수 또는 H2O와 HF의 비율을 50:1 내지 500:1의 범위로 하여 진행한다.
SEG 공정을 진행할 때 인-시투(In-Situ)로 실시할 경우의 실리콘 표면 세정은 급속 열처리(RTP)로 실시하며, SEG 공정은 750 내지 850℃ 범위의 온도와 5 내지 100Torr범위의 압력에서 0.1 내지 1sccm의 DSC, 30 내지 150sccm의 H2및 0 내지 1sccm의 Cl을 이용하여 실시한다. MS-H2-HCl 시스템(System)을 적용할 경우에는 동일한 온도 및 압력에서 0.1 내지 1sccm의 MS, 30 내지 150sccm의 H2및 0.5 내지 5sccm의 Cl을 이용하여 실시한다.
UHV-CVD 장비에서 SEG 공정을 진행할 경우의 인-시투(In-Situ) 실리콘 표면 세정은 700 내지 750℃범위의 온도와 0.01 내지 10Torr범위의 압력에서 10 내지 200초 동안 베큠(Vacuum)분위기로 실시하며, SEG 공정은 600 내지 750℃ 범위의 온도와 1 내지 50mTorr범위의 압력에서 1 내지 20sccm의 Si2H6, 0 내지 100sccm의 H2및 0.01 내지 5sccm의 Cl을 이용하여 실시한다.
이때, 실리콘 성장층(16)은 소자의 웰(Well) 영역을 고려하여 웰 영역 이하까지만 형성한다. 이는 트랜치 측벽에 형성된 열산화막(15)의 두께가 얇아 웰 영역과 소자 분리막 영역의 단락을 막기 위함이다.
도 2f를 참조하면, 트랜치 내부의 실리콘 성장층(16) 상부에 절연물(17)을 매립한 후 화학적 기계적 연마로 평탄화 하여 소자 분리막을 형성한다.
도 3은 본 발명에 따라 형성된 소자 분리막의 단면을 도시한 TEM 사진이다.
도 3을 참조하면, 트랜치 측벽에 열산화막(15)이 스페이서 형태로 형성되어 있고, 트랜치의 저면에는 완전히 제거되어 실리콘 성장층(16)이 정상적으로 형성되어 있다.
상술한 바와 같이, 본 발명은 트랜치 저면의 열산화막을 완전히 제거하고, 정상적인 형상의 실리콘 성장층을 형성하므로써 절연물을 트랜치에 보이드 없이 매립하여 소자의 전기적 특성을 향상시키는 효과가 있다.

Claims (12)

  1. 트랜치가 형성된 실리콘 기판이 제공되는 단계;
    산화막의 성장 속도가 저하되도록 상기 트랜치의 저면을 플라즈마 처리하는 단계;
    상기 트랜치에 열산화막을 형성하는 단계;
    상기 트랜치 저면의 열산화막을 제거하는 단계;
    상기 트랜치 저면의 실리콘 표면을 세정한 후 SEG 공정으로 실리콘 성장층을 형성하는 단계; 및
    상기 트랜치를 절연물로 매립한 후 화학적 기계적 연마를 실시하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  2. 제 1 항에 있어서,
    상기 플라즈마 처리는 CF4, NF3및 CF4등의 플로린계열 또는 Cl2및 CCl4등의 클로린계열 가스 및 O2가스를 3:1 내지 5:1의 범위로 혼합한 가스를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  3. 제 1 항에 있어서,
    상기 열산화막은 700 내지 1100℃범위의 온도에서 O2를 이용한 건식 산화나 H2/O2를 이용한 습식 산화로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  4. 제 1 항에 있어서,
    상기 열산화막은 100 내지 140Å 범위의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  5. 제 1 항에 있어서,
    상기 트랜치 저면의 열산화막은 건식 식각 또는 습식 식각으로 제거하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  6. 제 1 항에 있어서,
    상기 실리콘 표면 세정은 100 내지 130℃범위의 온도에서 H2SO4및 H2O2의 비율을 3:1 내지 500:1의 범위로 하여 3 내지 10분 동안 진행하는 1차 세정 및 50 내지 100℃범위의 온도에서 순수 또는 H2O와 HF의 비율을 50:1 내지 500:1의 범위로하여 진행하는 2차 세정으로 실시하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  7. 제 1 항에 있어서,
    상기 실리콘 표면 세정은 상기 SEG 공정을 진행할 때 인-시투로 실시할 경우, 급속 열처리로 실시하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  8. 제 1 항에 있어서,
    상기 실리콘 표면 세정은 상기 SEG 공정을 UHV-CVD 장비에서 진행할 경우, 인-시투로 700 내지 750℃범위의 온도와 0.01 내지 10Torr범위의 압력에서 10 내지 200초 동안 베큠분위기로 실시하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  9. 제 1 항에 있어서,
    상기 SEG 공정은 MS/H2/HCl 또는 DCS/H2/HCl 가스를 이용한 CVD법으로 실시하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  10. 제 1 항에 있어서,
    상기 SEG 공정은 750 내지 850℃ 범위의 온도와 5 내지 100Torr범위의 압력에서 0.1 내지 1sccm의 DSC, 30 내지 150sccm의 H2및 0 내지 1sccm의 Cl을 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  11. 제 1 항에 있어서,
    상기 SEG 공정은 MS-H2-HCl 시스템(System)을 적용할 경우, 750 내지 850℃ 범위의 온도와 5 내지 100Torr범위의 압력에서 0.1 내지 1sccm의 MS, 30 내지 150sccm의 H2및 0.5 내지 5sccm의 Cl을 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  12. 제 1 항에 있어서,
    상기 SEG 공정은 UHV-CVD 장비에서 진행할 경우, 600 내지 750℃ 범위의 온도와 1 내지 50mTorr범위의 압력에서 1 내지 20sccm의 Si2H6, 0 내지 100sccm의 H2및 0.01 내지 5sccm의 Cl을 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
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