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KR100350055B1 - 다중 게이트 절연막을 갖는 반도체소자 및 그 제조방법 - Google Patents

다중 게이트 절연막을 갖는 반도체소자 및 그 제조방법 Download PDF

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KR100350055B1
KR100350055B1 KR1019990061929A KR19990061929A KR100350055B1 KR 100350055 B1 KR100350055 B1 KR 100350055B1 KR 1019990061929 A KR1019990061929 A KR 1019990061929A KR 19990061929 A KR19990061929 A KR 19990061929A KR 100350055 B1 KR100350055 B1 KR 100350055B1
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gate insulating
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김범수
신유철
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삼성전자 주식회사
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Abstract

다중 게이트 절연막들을 갖는 반도체소자 및 그 제조방법이 제공된다. 이 반도체소자는 주 표면을 갖는 반도체기판의 소정영역에 형성된 소자분리 영역과, 소자분리 영역에 의해 한정된 적어도 하나의 제1 활성영역 및 적어도 하나의 제2 활성영역과, 제1 활성영역 표면에 형성된 제1 게이트 절연막과, 제2 활성영역 표면에 형성되고 제1 게이트 절연막보다 얇은 두께를 갖는 제2 게이트 절연막과, 소자분리 영역을 채우고 제1 및 제2 게이트 절연막의 측벽들 전체를 덮는 소자분리막을 포함한다. 제1 활성영역의 표면은 제2 활성영역의 표면보다 낮다. 따라서, 제1 게이트 절연막의 상부면 및 제2 게이트 절연막의 상부면 사이의 단차는 제1 게이트 절연막 및 제2 게이트 절연막 사이의 두께차이보다 작은 값을 갖는다. 이에 더하여, 차례로 적층된 제1 게이트 전극, 제1 게이트 층간절연막 및 제1 더미 게이트 전극으로 구성된 제1 게이트 패턴이 제1 게이트 절연막의 소정영역을 덮으면서 제1 활성영역을 가로지른다. 이와 마찬가지로, 차례로 적층된 부유게이트, 제2 게이트 층간절연막 및 제어게이트 전극으로 구성된 제2 게이트 패턴이 제2 게이트 절연막의 소정영역을 덮으면서 제2 활성영역을 가로지른다. 여기서, 제2 게이트 패턴은 제2 활성영역을 가로지르면서 차례로 적층된 제2 게이트 전극, 제2 게이트 층간절연막 및 제2 더미 게이트 전극으로 구성될 수도 있다.

Description

다중 게이트 절연막을 갖는 반도체소자 및 그 제조방법{SEMICONDUCTOR DEVICE HAVING MULTI-GATE DIELECTRIC LAYERS AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 다중 게이트 절연막을 갖는 반도체소자 및 그 제조방법에 관한 것이다.
반도체 메모리소자 또는 반도체 논리소자(semiconductor logic device)는 모스 트랜지스터들로 구성된 집적회로로 구현된다. 일반적으로, 하나의 반도체소자 내의 모든 모스 트랜지스터들은 동일한 두께로 형성된 게이트 절연막을 갖는다. 그러나, 플래쉬 메모리소자, EPROM 소자 또는 EEPROM 소자와 같은 비휘발성 메모리소자는 읽기 모드에서 동작하는 저전압 모스 트랜지스터들과 프로그램 및 소거 모드에서 동작하는 고전압 모스 트랜지스터들을 필요로 한다. 따라서, 상기 비휘발성 메모리소자 칩 내에 적어도 2종류의 모스 트랜지스터, 즉 저전압 모스 트랜지스터 및 고전압 모스 트랜지스터들을 형성하여야 한다.
고전압 모스 트랜지스터는 저전압 모스 트랜지스터에 비하여 높은 전압에 의해 구동된다. 따라서, 고전압 모스 트랜지스터는 저전압 모스 트랜지스터와 다르게 설계되어야 한다. 예를 들면, 고전압 모스 트랜지스터의 게이트 절연막은 저전압 모스 트랜지스터의 게이트 절연막보다 두꺼운 두께로 형성하여야 한다. 이에 따라, 비휘발성 메모리소자와 같은 반도체 메모리소자를 제조하기 위해서는 적어도 2종류의 두께를 갖는 게이트 절연막들, 즉 다중 게이트 절연막(multi-gate dielectric layer)이 요구된다.
미국특허 제5,723,355호는 고전압 트랜지스터, 논리 트랜지스터 및 셀 트랜지스터를 갖는 임베디드 비휘발성 메모리소자의 제조방법을 개시한다. 이 방법은 반도체기판의 전면에 셀 트랜지스터용 터널산화막 및 부유게이트용 폴리실리콘막을 차례로 형성하는 단계와, 상기 폴리실리콘막 및 터널산화막을 연속적으로 패터닝하여 고전압 트랜지스터 영역의 반도체기판 및 논리 트랜지스터 영역의 반도체기판을 노출시키는 단계와, 상기 노출된 반도체기판 표면에 고전압 트랜지스터용 게이트 산화막을 형성하는 단계와, 고전압 트랜지스터용 게이트 산화막을 패터닝하여 상기 논리 트랜지스터 영역의 반도체기판을 노출시키는 단계와, 상기 노출된 반도체기판 표면에 논리 트랜지스터용 게이트 산화막을 형성하는 단계를 포함한다.
상기 미국특허 제5,723,355호에 따르면, 셀 트랜지스터 영역에 형성되는 터널산화막이 포토레지스트 패턴과 접촉되는 것을 방지할 수 있다. 따라서, 셀 트랜지스터의 터널산화막이 포토레지스트 패턴에 기인하여 오염되는 현상을 피할 수 있다. 그러나, 논리 트랜지스터 영역을 노출시키기 위하여 고전압 트랜지스터용 게이트 산화막을 패터닝하는 동안 상기 고전압 트랜지스터용 게이트 산화막은 포토레지스트 패턴과 접촉된다. 따라서, 고전압 트랜지스터용 게이트 산화막이 포토레지스터 패턴에 의해 오염되는 현상을 피하기가 어렵다. 결과적으로, 고전압 트랜지스터의 신뢰성을 개선하기가 어렵다.
한편, 도 1은 일반적인 다중 게이트 절연막을 갖는 메모리소자의 일부분을 도시한 평면도이다. 여기서, 참조부호 "a" 및 "b"로 표시한 부분은 각각 주변회로 영역의 고전압 트랜지스터 영역 및 셀 어레이 영역을 나타낸다. 상기 셀 어레이 영역(b)은 주변회로 영역의 저전압 트랜지스터 영역에 해당할 수도 있다.
도 1을 참조하면, 고전압 트랜지스터 영역(a) 및 셀 어레이 영역(b)에 각각 적어도 하나의 제1 활성영역(1a) 및 적어도 하나의 제2 활성영역(1b)이 위치한다. 제1 게이트 패턴(GP)은 상기 제1 활성영역(1a)을 가로지른다. 상기 제1 게이트 패턴(GP1) 및 상기 제1 활성영역(1a) 사이에는 제1 게이트 절연막이 개재된다. 상기 제1 게이트 패턴(GP1)은 차례로 적층된 제1 게이트 전극, 제1 게이트 층간절연막 및 제1 더미 게이트 전극으로 구성된다.
또한, 제2 게이트 패턴(GP2)은 상기 제2 활성영역(1b)을 가로지른다. 상기 제2 게이트 패턴(GP2)은 차례로 적층된 부유게이트(FG), 제2 게이트 층간절연막 및 제어게이트 전극(CG)으로 구성된다. 상기 부유게이트(FG) 및 제2 활성영역(1b) 사이에는 제2 게이트 절연막, 즉 터널산화막이 개재된다. 상기 제2 게이트 절연막은 제1 게이트 절연막보다 얇다. 상기 부유게이트(FG)는 도 1에 도시된 바와 같이 제어게이트 전극(CG) 및 제2 활성영역(1b) 사이에 개재된다. 따라서, 상기 부유게이트(FG)를 형성하기 위해서는 2회의 패터닝 공정이 요구된다. 좀 더 구체적으로 설명하면, 상기 부유게이트(FG)는 제2 활성영역(1b) 주변의 소자분리 영역을 노출시키는 부유게이트 격리패턴(3)이 그려진 포토마스크에 의해 1차로 패터닝되고, 제어게이트 전극(CG)이 그려진 포토마스크에 의해 2차로 패터닝된다.
상기 셀 어레이 영역(b)이 주변회로 영역의 저전압 트랜지스터 영역에 해당하는 경우에, 상기 제2 게이트 패턴(GP2)은 차례로 적층된 제2 게이트 전극, 제2 게이트 층간절연막 및 제2 더미 게이트 전극으로 구성된다. 이때, 상기 제2 게이트 전극은 제2 더미 게이트 전극과 중첩된다.
도 2 내지 도 11, 도 12a 및 도 12b는 자기정렬 트렌치 소자분리 기술(self-aligned trench isolation technology)을 사용하는 종래의 반도체소자의 제조방법을 설명하기 위한 단면도들이다. 각 도에 있어서, 참조부호 "a" 및 "b"로표시한 부분은 각각 도 1의 고전압 트랜지스터 영역(a) 및 셀 어레이 영역(b)에 해당한다.
도 2를 참조하면, 반도체기판(11) 전면에 제1 게이트 절연막(13), 즉 고전압 트랜지스터용 게이트 절연막을 형성한다. 상기 제1 게이트 절연막(13)은 반도체기판(11), 예컨대 실리콘기판을 열산화시키어 형성한다. 상기 제1 게이트 절연막(13)은 15볼트 내지 20볼트의 프로그램 전압 및 소거전압에 견딜수 있는 고전압 트랜지스터에 적합하도록 300Å 이상의 두꺼운 두께로 형성한다.
상기 제1 게이트 절연막(13) 상에 상기 고전압 트랜지스터 영역(a)을 덮는 제1 포토레지스트 패턴(15)을 형성한다. 상기 제1 포토레지스트 패턴(15)을 식각 마스크로 사용하여 상기 제1 게이트 절연막(13)을 습식 식각하여 셀 어레이 영역(b)의 반도체기판(11)을 노출시킨다.
도 3을 참조하면, 상기 제1 포토레지스트 패턴을 제거한다. 상기 제1 포토레지스트 패턴이 제거된 결과물을 열산화시키어 상기 노출된 셀 어레이 영역(b)의 반도체기판(11) 표면에 상기 제1 게이트 절연막(15)보다 얇은 제2 게이트 절연막(17), 즉 셀 트랜지스터의 터널산화막을 형성한다. 상기 제2 게이트 절연막(17)은 80Å 정도의 얇은 두께로 형성한다. 이때, 상기 제1 게이트 절연막(13) 및 제2 게이트 절연막(17) 사이에 표면단차(step difference; T)가 발생한다. 상기 표면단차(T)는 적어도 제1 게이트 절연막(13) 및 제2 게이트 절연막(17) 사이의 두께 차이에 해당하는 값을 보인다.
상기 제1 및 제2 게이트 절연막(13, 17)이 형성된 결과물 전면에 제1도전막(19) 및 화학기계적 연마 저지막(21)을 차례로 형성한다. 상기 제1 도전막(19)은 도우핑된 폴리실리콘막으로 형성하고, 상기 화학기계적 연마 저지막(21)은 실리콘질화막으로 형성한다.
도 4를 참조하면, 상기 화학기계적 연마 저지막(21) 및 제1 도전막(19)을 연속적으로 패터닝하여 고전압 트랜지스터 영역(a) 및 셀 어레이 영역(b)에 각각 제1 패드패턴 및 제2 패드패턴을 형성한다. 상기 제1 패드패턴은 상기 고전압 트랜지스터 영역(a)의 소정영역 상에 차례로 적층된 제1 도전막 패턴(19a) 및 화학기계적 연마 저지막 패턴(21a)으로 구성된다. 이와 마찬가지로, 상기 제2 패드패턴은 상기 셀 어레이 영역(b)의 소정영역 상에 차례로 적층된 제1 도전막 패턴(19b) 및 화학기계적 연마 저지막 패턴(21b)으로 구성된다.
상기 제1 및 제2 패드패턴들을 식각 마스크로 사용하여 상기 게이트 절연막(13, 17)을 식각하여 반도체기판(11)을 노출시킨다. 계속해서, 상기 노출된 반도체기판(11)을 건식식각하여 상기 고전압 트랜지스터 영역(a) 및 셀 어레이 영역(b)에 각각 적어도 하나의 제1 활성영역(1a) 및 적어도 하나의 제2 활성영역(1b)을 한정하는 트렌치 영역(23)을 형성한다. 이때, 상기 트렌치 영역(23)의 측벽은 일반적으로 도 4에 도시된 바와 같이 경사진 프로파일을 보인다. 이는, 건식식각 공정을 실시하는 동안, 식각된 영역의 측벽에 폴리머 등이 흡착되기 때문이다. 이러한 현상은 트렌치 영역(23)의 어스펙트 비율이 높을수록 더욱 심하게 나타난다.
상기 트렌치 영역(23)이 형성된 결과물을 열산화시키어 상기 트렌치 영역(23)의 측벽 및 바닥에 열산화막(25a)을 형성한다. 이때, 상기 제1 도전막 패턴들(19a, 19b)의 측벽에도 열산화막(25b)이 형성된다. 상기 열산화막(25a)은 트렌치 영역(23)을 형성하는 동안 반도체기판(11)에 가해진 식각손상을 치유하기 위하여 형성하는 것이다.
도 5를 참조하면, 상기 트렌치 영역(23) 및 열산화막(25a, 25b)이 형성된 결과물 전면에 상기 트렌치 영역(23)을 채우는 절연체막을 형성한다. 상기 절연체막으로는 고밀도 플라즈마 산화막이 널리 사용된다. 고밀도 플라즈마 공정은 반복적으로 실시되는 증착공정 및 식각공정에 의해 이루어진다. 따라서, 고밀도 플라즈마 공정은 우수한 갭 충진 특성(gap filling characteristic)을 보인다.
상기 화학기계적 연마 저지막 패턴들(21a, 21b)이 노출될 때까지 상기 절연체막을 화학기계적 연마 공정을 사용하여 평탄화시키어 상기 트렌치 영역(23) 내에 절연체막 패턴(27)을 형성한다. 이때, 고전압 트랜지스터 영역(a)에 형성된 화학기계적 연마 저지막 패턴(21a)은 셀 어레이 영역(b)에 형성된 화학기계적 연마 저지막 패턴(21b)에 비하여 더욱 연마된다. 이는, 도 3에서 설명한 바와 같이 제1 게이트 절연막(13) 및 제2 게이트 절연막(17)의 표면단차(T)에 기인하기 때문이다. 따라서, 고전압 트랜지스터 영역(a)에 잔존하는 화학기계적 연마 저지막 패턴(21a')은 셀 어레이 영역(b)에 잔존하는 화학기계적 연마 저지막 패턴(21b)에 비하여 얇은 두께를 갖는다. 결과적으로, 절연체막 패턴(27)의 표면으로부터 제1 게이트 절연막(13)의 표면까지의 제1 깊이(T1)는 절연체막 패턴(27)의 표면으로부터 제2 게이트 절연막(17)의 표면까지의 제2 깊이(T2)보다 얕다.
한편, 상기 화학기계적 연마 저지막 패턴들(21a', 21b)의 측벽은 도 5에 도시된 바와 같이 경사진 프로파일을 보인다. 이는, 상기 절연체막이 고밀도 플라즈마 산화막으로 형성되는 경우에, 상기 화학기계적 연마 저지막 패턴들(21a', 21b)의 상부코너가 식각되기 때문이다.
도 6을 참조하면, 상기 화학기계적 연마 저지막 패턴들(21a', 21b)을 제거한 다음, 상기 절연체막 패턴(27)을 리세스시키어 소자분리막(27a 또는 27b)을 형성한다. 이때, 상기 절연체막 패턴(27)을 리세스시키는 공정은 매우 정밀하게 조절되어야 한다. 구체적으로, 상기 제1 게이트 절연막(13)의 상부표면보다 높은 표면을 갖는 제1 소자분리막(27a)을 형성하면, 후속공정에서 셀 어레이 영역(b)에 형성되는 부유게이트들 사이에 스트링거(stringer)가 형성되는 문제점을 유발시킨다. 또한, 상기 제1 게이트 절연막(13)의 상부표면보다 낮은 표면을 갖는 제2 소자분리막(27b)을 형성하면, 후속공정에서 형성되는 고전압 트랜지스터의 게이트 전극과 상기 제1 활성영역(1a) 사이의 절연파괴 특성(dielectric breakdown characteristic)이 저하되는 문제점을 유발시킨다. 특히, 상기 제2 소자분리막(27b)의 표면(27")이 상기 제2 게이트 절연막(17)의 상부표면과 동일한 높이를 갖는 경우에, 부유게이트들 사이의 스트링거는 완전히 제거할 수 있으나 고전압 트랜지스터의 게이트 절연막 특성이 현저히 저하된다.
도 7, 도 8, 도 9a 및 도 9b는 상기 제1 소자분리막(27a)의 표면(도 6의 27')이 제1 게이트 절연막(13)의 상부표면과 동일한 높이를 갖는 경우에, 종래기술의 문제점을 설명하기 위한 단면도들이다. 여기서, 도 9a 및 도 9b는 각각 도 1의 Ⅰ-Ⅰ 및 Ⅱ-Ⅱ에 따른 단면도들이다.
도 7을 참조하면, 상기 제1 소자분리막(27a)이 형성된 결과물 전면에 제2 도전막(29)을 형성한다. 상기 제2 도전막(29) 상에 상기 고전압 트랜지스터 영역(a)의 전면 및 셀 어레이 영역(b)의 제2 활성영역(1b)을 덮는 제2 포토레지스트 패턴(31)을 형성한다.
도 8을 참조하면, 상기 제2 포토레지스트 패턴(31)을 식각 마스크로 사용하여 상기 제2 도전막(29)을 식각하여 셀 어레이 영역(b)의 제1 소자분리막(27a)을 노출시키는 제2 도전막 패턴을 형성한다. 상기 제2 도전막 패턴은 고전압 트랜지스터 영역(a)의 전면을 덮는 제2 도전막 패턴(29a)과 셀 어레이 영역(b)의 제2 활성영역(1b)을 덮는 제2 도전막 패턴(29b)으로 구성된다. 상기 제2 도전막 패턴(29a, 29b)이 형성된 결과물 전면에 게이트 층간절연막(33) 및 제3 도전막(35)을 차례로 형성한다.
도 9a 및 도 9b를 참조하면, 상기 제3 도전막(35), 게이트 층간절연막(33), 제2 도전막 패턴(29a, 29b) 및 제1 도전막 패턴(19a, 19b)을 연속적으로 이방성 식각하여 상기 제1 활성영역(1a)을 가로지르는 제1 게이트 패턴(GP1) 및 상기 제2 활성영역(1b)을 가로지르는 제2 게이트 패턴(GP2)을 형성한다. 이때, 도 9a에 도시된 바와 같이 제2 게이트 패턴(GP2) 양 옆의 제2 활성영역(1b)의 가장자리에 스트링거(19s)가 잔존한다. 상기 스트링거(19s)는 상기 제1 도전막 패턴(19b)의 경사진 측벽에 기인하여 형성된다. 상기 제1 소자분리막(27a)의 표면이 높을수록 상기 스트링거(19s)를 제거하기가 더욱 어렵다.
상기 제1 게이트 패턴(GP1)은 차례로 적층된 제1 게이트 전극(30a), 제1 게이트 층간절연막(33a) 및 제1 더미 게이트 전극(35a)으로 구성된다. 또한, 상기 제1 게이트 전극(30a)은 상기 제1 게이트 절연막(13)의 소정영역을 덮는 제1 도전막 패턴의 일부분(19a') 및 상기 제1 도전막 패턴의 일부분(19a')을 덮는 제2 도전막 패턴의 일부분(29a')으로 구성된다. 이와 마찬가지로, 상기 제2 게이트 패턴(GP2)은 차례로 적층된 부유게이트(FG), 제2 게이트 층간절연막(33b) 및 제어게이트 전극(CG)으로 구성된다. 상기 부유게이트(FG)는 상기 제2 게이트 절연막(17)의 소정영역을 덮는 제1 도전막 패턴의 일부분(19b') 및 상기 제1 도전막 패턴의 일부분(19b')을 덮는 제2 도전막 패턴의 일부분(29b')으로 구성된다.
이에 더하여, 상기 제1 게이트 패턴(GP1) 및 제2 게이트 패턴(GP1)의 측벽에 통상의 방법으로 실리콘질화막 스페이서(도시하지 않음)를 형성하면, 도 9a에 도시된 바와 같이 상기 스트링거(19s)의 측벽에 스페이서 잔여물(37)이 형성된다. 이는, 상기 제2 활성영역(1b) 및 그 주변의 제1 소자분리막(27a) 사이에 단차가 존재하기 때문이다. 따라서, 후속공정에서 상기 제2 게이트 패턴(GP2) 양 옆의 제2 활성영역(1b) 상에 콘택홀을 형성하는 경우에, 상기 콘택홀에 의해 노출되는 제2 활성영역(1b)의 면적이 감소된다.
도 10, 도 11, 도 12a 및 도 12b는 상기 제2 소자분리막(27b)의 표면(도 6의 27")이 제2 게이트 절연막(17)의 상부표면과 동일한 높이를 갖는 경우에, 종래기술의 문제점을 설명하기 위한 단면도들이다. 여기서, 도 12a 및 도 12b는 각각 도 1의 Ⅰ-Ⅰ 및 Ⅱ-Ⅱ에 따른 단면도들이다.
도 10, 도 11, 도 12a 및 도 12b를 참조하면, 상기 제2 소자분리막(27b)이형성된 결과물 전면에 도 7, 도 8, 도 9a 및 도 9b에서 설명한 방법과 동일한 방법으로 제1 게이트 패턴(GP1) 및 제2 게이트 패턴(GP2)을 형성한다. 여기서, 상기 제1 도전막 패턴들(19a, 19b)의 측벽이 경사진 프로파일을 보일지라도, 제2 게이트 패턴(GP2)의 양 옆의 제2 활성영역(1b)에 도 9a에서 보여진 스트링거(19s)가 잔존하지 않는다. 이는, 상기 제2 소자분리막(27b)의 표면이 제2 게이트 절연막(17)의 상부 표면과 동일한 높이를 갖기 때문이다. 다시 말해서, 상기 제2 게이트 절연막(17) 상에 형성된 제1 도전막 패턴(19b)의 측벽 전체가 제2 도전막(29)과 접촉되기 때문이다. 그러나, 도 12b에 보여진 바와 같이, 제1 활성영역(1a)의 가장자리 부분(W)에서 제1 게이트 절연막(13)의 유효두께(effective thickness)가 감소한다. 이는, 상기 제2 도전막(29)을 형성하기 전에 제1 게이트 절연막(13)의 측벽이 노출되기 때문이다.
상술한 바와 같이 종래의 기술에 따르면, 제1 게이트 절연막 및 제2 게이트 절연막이 포토레지스트막에 의해 오염되는 현상을 방지할 수 있다. 그러나, 트렌치 영역 내에 형성된 절연체막 패턴의 최적 리세스조건을 구하기가 어렵다. 트렌치 영역의 측벽이 수직한 프로파일을 보일지라도, 소자분리막의 표면은 적어도 제1 게이트 절연막의 상부표면보다 높아야 한다. 이에 따라, 제1 게이트 절연막 및 제2 게이트 절연막의 표면단차가 증가할수록 절연체막 패턴의 리세스 공정여유도는 감소한다. 또한, 트렌치 영역의 측벽이 심한 경사를 보이는 경우에는, 스트링거 발생을 억제시키기 위하여 소자분리막의 표면이 제1 게이트 절연막의 상부표면보다 낮아야 한다. 그러나, 소자분리막의 표면이 제1 게이트 절연막의 상부표면보다 낮으면,제1 게이트 절연막의 유효두께가 감소하는 문제점이 발생한다.
본 발명이 이루고자 하는 기술적 과제는 서로 다른 두께를 갖는 게이트 절연막들의 상부표면 단차를 최소화시키어 높은 신뢰성을 갖는 반도체소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 서로 다른 두께를 갖는 게이트 절연막들의 상부표면 단차를 감소시키어 소자분리막을 형성하는 공정에 대한 여유도를 증가시킬 수 있는 반도체소자의 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 서로 이웃하는 게이트 전극들 사이에 스트링거가 발생하는 현상을 억제시킬 수 있는 반도체소자의 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 서로 다른 두께를 갖는 게이트 절연막들의 파괴특성을 개선시킬 수 있는 반도체소자의 제조방법을 제공하는 데 있다.
도 1은 일반적인 다중 게이트 절연막을 갖는 반도체소자의 일부분을 도시한 평면도이다.
도 2 내지 도 12는 종래의 다중 게이트 절연막을 갖는 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
도 13 내지 도 23은 본 발명의 일 실시예에 따른 다중 게이트 절연막을 갖는 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
도 24 내지 도 31은 본 발명의 다른 실시예에 따른 다중 게이트 절연막을 갖는 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
도 32는 본 발명에 따른 다중 게이트 절연막을 갖는 반도체소자를 설명하기 위한 단면도이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체소자는 적어도 하나의 제1 활성영역 및 상기 제1 활성영역보다 높은 표면을 갖는 적어도 하나의 제2 활성영역으로 구성되고 반도체기판의 소정영역들에 한정된 복수개의 활성영역들, 상기 제1 활성영역 상에 형성된 제1 게이트 절연막, 상기 제2 활성영역 상에 상기 제1 게이트 절연막보다 얇은 두께로 형성된 제2 게이트 절연막, 상기 복수개의 활성영역들 사이에 형성된 소자분리 영역, 및 상기 소자분리 영역을 채우는 소자분리막을 포함한다.
상기 제1 게이트 절연막의 상부표면 및 상기 제2 게이트 절연막의 상부표면 사이의 단차(step difference)는 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막 사이의 두께차이보다 작은 것이 바람직하다.
또한, 상기 소자분리 영역의 바닥은 제1 활성영역의 표면보다 낮은 것이 바람직하다. 상기 소자분리 영역은 상기 반도체기판이 소정의 깊이로 식각된 트렌치 영역인 것이 바람직하다.
상기 소자분리막은 상기 제1 및 제2 게이트 절연막들의 측벽들 전체를 완전히 덮는 것이 바람직하다.
상기 다른 기술적 과제들을 달성하기 위하여, 본 발명의 일 태양(one aspect)에 따른 반도체소자의 제조방법은 반도체기판의 소정영역에 상기 반도체기판의 주 표면보다 낮은 하부면을 갖는 제1 게이트 절연막을 형성하는 단계와, 상기 제1 게이트 절연막과 인접한 반도체기판의 주 표면에 상기 제1 게이트 절연막보다 얇은 제2 게이트 절연막을 형성하는 단계와, 상기 제1 및 제2 게이트 절연막을 갖는 반도체기판 전면에 제1 도전막 및 화학기계적 연마 저지막을 차례로 형성하는 단계와, 상기 화학기계적 연마 저지막, 제1 도전막, 제1 및 제2 게이트 절연막, 및 반도체기판을 연속적으로 식각하여 상기 제1 게이트 절연막의 하부 및 상기 제2 게이트 절연막의 하부에 각각 제1 및 제2 활성영역을 한정하는 트렌치 영역을 형성하는 단계와, 상기 트렌치 영역 내에 절연체막 패턴을 형성하는 단계와, 상기 각 활성영역들 상부에 잔존하는 화학기계적 연마 저지막 패턴을 제거하는 단계와, 상기 절연체막 패턴을 리세스시키어 소자분리막을 형성하는 단계를 포함한다.
상기 제1 및 제2 게이트 절연막은 열산화막으로 형성하는 것이 바람직하다.
상기 절연체막 패턴은 제1 및 제2 게이트 절연막의 측벽들 전체(entire sidewalls)가 노출되지 않도록 리세스되는 것이 바람직하다.
상기 다른 기술적 과제들을 달성하기 위하여, 본 발명의 다른 태양(other aspect)에 따른 반도체소자의 제조방법은 반도체기판 상에 복수개의 패드패턴들을 형성하는 단계와, 상기 패드패턴들을 식각 마스크로 사용하여 상기 반도체기판을 식각하여 적어도 하나의 제1 활성영역 및 적어도 하나의 제2 활성영역을 한정하는 트렌치 영역을 형성하는 단계와, 상기 트렌치 영역을 채우는 절연체막 패턴을 형성하는 단계와, 상기 제1 활성영역 상의 상기 패드패턴을 제거하여 상기 제1 활성영역을 선택적으로 노출시키는 단계와, 상기 제1 활성영역 표면에 상기 제2 활성영역의 표면보다 낮은 하부면을 갖는 제1 게이트 절연막을 형성하는 단계와, 상기 제2 활성영역의 표면에 상기 제1 게이트 절연막보다 얇은 제2 게이트 절연막을 형성하는 단계를 포함한다.
상기 제1 게이트 절연막의 하부면은 상기 제2 게이트 절연막의 하부면보다 낮은 것이 바람직하다.
또한, 상기 제1 및 제2 게이트 절연막은 열산화막으로 형성하는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
먼저, 도 1 및 도 32를 참조하여 본 발명에 따른 반도체소자의 구조를 설명하기로 한다. 여기서, 도 32는 도 1의 Ⅱ-Ⅱ에 따른 단면도이다. 도 32에서, 참조부호 "a"로 표시한 부분은 도 1의 고전압 트랜지스터 영역(a)을 나타내고, 참조부호 "b"로 표시한 부분은 도 1의 셀 어레이 영역(b)을 나타낸다. 상기 고전압 트랜지스터 영역(a)은 낸드형 플래쉬 메모리소자의 주변회로 영역의 일 부분에 해당하고, 상기 셀 어레이 영역(b)은 낸드형 플래쉬 메모리소자의 셀 어레이 영역의 일 부분에 해당한다. 그러나, 본 발명은 낸드형 플래쉬 메모리소자에 한정되지 않고, 서로 다른 두께를 갖는 2종류 이상의 게이트 절연막들을 사용하는 모든 반도체소자에 적용하는 것이 가능하다. 따라서, 상기 셀 어레이 영역(b)은 저전압 트랜지스터 영역에 해당할 수도 있고, 상기 고전압 트랜지스터 영역(a) 및 셀 어레이 영역(b) 이외에 저전압 트랜지스터 영역을 더 포함할 수도 있다.
도 32를 참조하면, 반도체기판(301), 예컨대 실리콘기판의 소정영역들에 복수개의 활성영역들을 한정하는 소자분리 영역(307)이 형성된다. 상기 복수개의 활성영역들은 상기 고전압 트랜지스터 영역(a)의 소정영역에 한정된 적어도 하나의 제1 활성영역(1a) 및 상기 셀 어레이 영역(b)의 소정영역에 한정된 적어도 하나의 제2 활성영역(1b)으로 구성된다.
상기 제1 활성영역(1a)의 표면은 상기 제2 활성영역(1b)의 표면보다 낮다. 상기 소자분리 영역(307)의 바닥은 상기 제1 활성영역(1a)의 표면보다 낮은 것이 바람직하다. 상기 소자분리 영역(307)은 상기 반도체기판(301)을 식각함으로써 형성된 트렌치 영역인 것이 바람직하다.
상기 제1 활성영역(1a) 상에 제1 게이트 절연막(305a)이 위치한다. 또한, 상기 제2 활성영역(1b) 상에 상기 제1 게이트 절연막(305a)보다 얇은 제2 게이트 절연막(305b)이 위치한다. 상기 제1 게이트 절연막(305a)의 상부표면 및 상기 제2 게이트 절연막(305b)의 상부표면 사이의 단차는 상기 제1 게이트 절연막(305a) 및 제2 게이트 절연막(305b) 사이의 두께차이보다 작은 것이 바람직하다. 가장 바람직하게는, 상기 제1 게이트 절연막(305a)의 상부표면은 상기 제2 게이트 절연막(305b)의 상부표면과 동일한 높이를 갖는다. 다시 말해서, 상기 제1 게이트 절연막(305a)의 두께는 상기 제1 활성영역(1a)의 표면 및 상기 제2 활성영역(1b)의 표면 사이의 단차(D)와 상기 제2 게이트 절연막(305b)의 두께를 합한 값과 동일한 것이 가장 바람직하다.
상기 소자분리 영역(307) 내에 소자분리막(309)이 채워진다. 상기 소자분리막(309)은 상기 제1 게이트 절연막(305a) 및 제2 게이트 절연막(305b)의 측벽들 전체를 덮는 것이 바람직하다. 다시 말해서, 상기 소자분리막(309)의 표면은 상기 제1 및 제2 게이트 절연막들(305a, 305b)의 상부면들중 가장 높은 표면과 동일하거나 또는 그 보다 높은 것이 바람직하다. 상기 소자분리막(309) 및 상기 반도체기판(301) 사이에 얇은 열산화막(311)이 개재될 수도 있다. 상기 열산화막(311)은 상기 소자분리 영역(307), 즉 트렌치 영역에 가해진 식각손상을 치유하기 위하여 형성한다.
상기 제1 게이트 절연막(305a)의 소정영역 상에 상기 제1 활성영역(1a)을 가로지르는 제1 게이트 패턴(GP1)이 위치한다. 상기 제1 게이트 패턴(GP1)은 차례로 적층된 제1 게이트 전극(313a), 제1 게이트 층간절연막(315a) 및 제1 더미 게이트 전극(317a)으로 구성된다. 또한, 상기 제2 게이트 절연막(305b)의 소정영역 상에 상기 제2 활성영역(1b)을 가로지르는 제2 게이트 패턴(GP2)이 위치한다. 상기 제2 게이트 패턴(GP2)은 차례로 적층된 부유게이트(FG), 제2 게이트 층간절연막(315b) 및 제어게이트 전극(CG)으로 구성된다. 여기서, 상기 제어게이트 전극(CG)은 서로 이웃하는 복수개의 제2 활성영역들(1b)을 가로지르는 반면에, 상기 부유게이트(FG)는 상기 제어게이트 전극(CG) 및 제2 활성영역(1b)이 중첩되는 영역에만 위치한다.
한편, 상기 셀 어레이 영역(b)이 저전압 트랜지스터 영역인 경우에, 상기 제2 게이트 패턴(GP2)은 차례로 적층된 제2 게이트 전극, 제2 게이트 층간절연막 및 제2 더미 게이트 전극으로 구성된다. 여기서, 상기 제2 게이트 전극은 부유게이트(FG)와는 달리 제2 더미 게이트 전극과 완전히 중첩된다.
다음에, 본 발명에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 13 내지 도 22, 도 23a 및 도 23b는 본 발명의 일 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 단면도들이다. 여기서, 도 23a는 도 1의 Ⅰ-Ⅰ에 따른 단면도이고, 도 23b는 도 1의 Ⅱ-Ⅱ에 따른 단면도이다. 또한, 각 도에 있어서, 참조부호 "a" 및 "b"로 표시한 부분들은 각각 고전압 트랜지스터 영역 및 셀 어레이 영역을 나타낸다.
도 13을 참조하면, 반도체기판(101), 예컨대 실리콘기판의 주 표면 상에 패드산화막(103), 패드질화막(105) 및 마스크 산화막(107)을 차례로 형성한다. 상기패드산화막(103)은 상기 반도체기판(101)을 열산화시키어 형성하고, 상기 패드질화막(105)은 CVD 실리콘질화막으로 형성한다. 또한, 상기 마스크 산화막(107)은 상기 패드질화막(105)에 대하여 습식식각 선택비를 갖는 물질막, 예컨대 CVD 산화막으로 형성하는 것이 바람직하다. 상기 패드산화막(103)은 200Å 이하의 두께, 바람직하게는 100Å 이하의 얇은 두께로 형성하고, 상기 패드질화막(105)은 50Å 내지 200Å의 두께로 형성한다. 또한, 상기 마스크 산화막(107)은 100Å 내지 500Å의 두께로 형성한다. 상기 마스크 산화막(107) 상에 상기 고전압 트랜지스터 영역(a), 즉 제1 영역을 노출시키는 제1 포토레지스트 패턴(109)을 형성한다.
도 14를 참조하면, 상기 제1 포토레지스트 패턴(109)를 식각 마스크로 사용하여 상기 마스크 산화막(107)을 식각하여 상기 셀 어레이 영역(b), 즉 제2 영역을 덮는 패터닝된 마스크 산화막(107a)을 형성한다. 상기 마스크 산화막(107)은 불산(hydrofluoric acid; HF) 용액 또는 완충산화막 식각용액(buffered oxide etchant; BOE)을 사용하는 습식식각 공정으로 식각하는 것이 바람직하다. 이는, 상기 마스크 산화막(107)을 건식식각 공정으로 식각하는 경우에 상기 반도체기판(101)의 표면에 식각 손상이 가해질 수 있기 때문이다. 이어서, 상기 제1 포토레지스트 패턴(109)을 제거한다.
도 15를 참조하면, 상기 패터닝된 마스크 산화막(107a)을 식각 마스크로 사용하여 상기 고전압 트랜지스터 영역(a)의 패드질화막(105)을 선택적으로 식각하여 상기 셀 어레이 영역(b)을 덮는 패터닝된 패드질화막(105a)을 형성한다. 상기 패드질화막(105) 역시 상기 반도체기판(101)에 식각손상이 가해지는 현상을 방지하기위하여 인산(phosphoric acid)용액을 사용하는 습식식각 공정으로 식각하는 것이 바람직하다. 이어서, 상기 패터닝된 패드질화막(105a)을 식각저지막으로 사용하여 상기 고전압 트랜지스터 영역(a)의 패드산화막(103)을 습식식각하여 셀 어레이 영역(b)을 덮는 패터닝된 패드산화막(103a)을 형성한다. 이때, 상기 패터닝된 마스크 산화막(107a)이 제거되고, 상기 고전압 트랜지스터 영역(a)의 반도체기판(101)이 선택적으로 노출된다.
한편, 도 13에서 상기 패드질화막(105) 상에 마스크 산화막(107)을 형성하는 공정을 생략할 수도 있다. 이때, 상기 제1 포토레지스트 패턴(109)을 식각 마스크로 사용하여 상기 패드질화막(105)을 습식식각하는 동안 상기 제1 포토레지스트 패턴(109) 및 상기 패드질화막(105) 사이의 접착력이 우수하여야 한다.
도 16을 참조하면, 상기 고전압 트랜지스터 영역(a)의 반도체기판(101)이 노출된 결과물을 열산화시키어 상기 고전압 트랜지스터 영역(a)의 반도체기판(101) 표면에 제1 게이트 절연막(111), 즉 제1 게이트 산화막을 형성한다. 이때, 상기 제1 게이트 절연막(111)은 도 16에 도시된 바와 같이 열산화공정의 특성에 기인하여 상기 반도체기판(101)의 주 표면보다 낮은 하부면을 갖는다. 그러나, 상기 제1 게이트 절연막(111)의 상부면은 반도체기판(101)의 주 표면보다 높다. 따라서, 상기 패터닝된 패드질화막(105a)을 식각 마스크로 사용하여 상기 제1 게이트 절연막(111)을 습식식각 공정으로 리세스시킴으로써, 상기 제1 게이트 절연막(111)의 상부면을 반도체기판(101)의 주 표면의 높이에 가까운 표면(F)으로 낮출수도 있다. 따라서, 상기 제1 게이트 절연막(111)은 상기 리세스 공정을 고려하여 최종적으로 원하는 두께보다 두껍게 형성하는 것이 바람직하다. 예를 들어, 고전압 트랜지스터가 350Å의 게이트 절연막이 요구되는 경우에 상기 제1 게이트 절연막(111)은 적어도 700Å보다 두꺼운 두께로 형성하는 것이 바람직하다. 이때, 상기 제1 게이트 절연막(111)을 대략 150Å 내지 200Å의 두께만큼 식각하는 것이 바람직하다.
한편, 상기 제1 게이트 절연막(111)을 형성하기 전에 상기 패터닝된 패드질화막(105a)을 식각 마스크로 사용하여 상기 노출된 반도체기판(101)을 선택적으로 소정의 깊이로 식각하는 공정을 추가로 실시할 수도 있다. 이와 같이 고전압 트랜지스터 영역(a)의 반도체기판(101)을 식각한 후에 열산화공정을 통하여 제1 게이트 절연막(111)을 형성하면, 제1 게이트 절연막(111)을 리세스시키는 공정을 실시하지 않고도 상기 반도체기판(101)의 주 표면과 거의 동일한 높이의 상부면을 갖는 제1 게이트 절연막(111)을 형성할 수 있다.
도 17을 참조하면, 상기 패터닝된 패드질화막(105a)을 인산용액을 사용하여 제거한다. 다음에, 상기 패터닝된 패드산화막(103a)을 습식식각 공정으로 제거하여 셀 어레이 영역(b)의 반도체기판(101)을 노출시킨다. 이때, 상기 제1 게이트 절연막(111)은 적어도 상기 패터닝된 패드산화막(103a)의 두께만큼 리세스된다. 따라서, 상기 고전압 트랜지스터 영역(a)에 최종적으로 잔존하는 제1 게이트 절연막(111a)은 대략 350Å 내지 400Å의 원하는 두께를 갖는다. 결과적으로, 상기 제1 게이트 절연막(111a)의 상부면 및 상기 노출된 반도체기판(101)의 표면 사이의 단차(S)는 종래기술에 비하여 현저히 감소한다.
다른 방법으로(alternatively), 도 16에서 제1 게이트 절연막(111)을 리세스시키는 공정을 생략할 수도 있다. 이 경우에는, 상기 패터닝된 패드산화막(103a)을 과도식각하여 상기 셀 어레이 영역(b)의 반도체기판(101)의 표면과 동일한 높이를 갖는 제1 게이트 절연막(111a)을 형성할 수도 있다.
도 18을 참조하면, 상기 패터닝된 패드산화막(103a)이 제거된 결과물을 열산화시키어 상기 셀 어레이 영역(b)의 반도체기판(101) 표면에 약 80Å 이하의 얇은 제2 게이트 절연막(113), 즉 터널산화막을 형성한다. 이에 따라, 상기 제1 게이트 절연막(111a)의 상부면 및 제2 게이트 절연막(113)의 상부면 사이의 단차를 종래기술에 비하여 현저히 감소시킬 수 있다. 상기 제1 게이트 절연막(111a)의 상부면은 제2 게이트 절연막(113)의 상부면과 동일한 높이를 갖는 것이 가장 바람직하다. 상기 제2 게이트 절연막(113)이 형성된 결과물 전면에 제1 도전막(115) 및 화학기계적 연마 저지막(117)을 차례로 형성한다. 상기 제1 도전막(115)은 500Å 내지 1000Å의 도우핑된 폴리실리콘막으로 형성하는 것이 바람직하고, 상기 화학기계적 연마 저지막(117)은 500Å 내지 2000Å의 실리콘질화막으로 형성하는 것이 바람직하다.
도 19를 참조하면, 상기 화학기계적 연마 저지막(117) 및 제1 도전막(115)을 연속적으로 패터닝하여 고전압 트랜지스터 영역(a) 및 셀 어레이 영역(b)에 각각 적어도 하나의 제1 패드패턴 및 제2 패드패턴을 형성한다. 상기 제1 패드패턴은 고전압 트랜지스터 영역(a)의 소정영역 상에 차례로 적층된 제1 도전막 패턴(115a) 및 화학기계적 연마 저지막 패턴(117a)으로 구성된다. 이와 마찬가지로, 상기 제2 패드패턴은 상기 셀 어레이 영역(b)의 소정영역 상에 차례로 적층된 제1 도전막 패턴(115b) 및 화학기계적 연마 저지막 패턴(117b)으로 구성된다.
상기 화학기계적 연마 저지막 패턴들(117a, 117b)을 식각 마스크로 사용하여 상기 게이트 절연막(111a, 113)을 건식식각하여 반도체기판(101)을 노출시킨다. 계속해서, 상기 노출된 반도체기판(101)을 건식식각하여 상기 고전압 트랜지스터 영역(a) 및 셀 어레이 영역(b)에 각각 적어도 하나의 제1 활성영역(1a) 및 적어도 하나의 제2 활성영역(1b)을 한정하는 소자분리 영역(119), 즉 트렌치 영역을 형성한다.
상기 트렌치 영역이 형성된 결과물을 열산화시키어 상기 트렌치 영역의 측벽 및 바닥에 열산화막(121a)을 형성한다. 이때, 상기 제1 도전막 패턴들(115a, 115b), 폴리실리콘 패턴들의 측벽에도 열산화막(121b)이 형성된다. 상기 열산화막(121a, 121b)은 트렌치 영역을 형성하는 동안 반도체기판(101)에 가해진 식각손상을 치유하기 위하여 형성하는 것이다.
도 20를 참조하면, 상기 소자분리 영역(119) 및 열산화막(121a, 121b)이 형성된 결과물 전면에 상기 소자분리 영역(119)을 채우는 절연체막을 형성한다. 상기 절연체막은 고밀도 플라즈마 산화막으로 형성하는 것이 바람직하다. 고밀도 플라즈마 공정은 반복적으로 실시되는 증착공정 및 식각공정에 의해 이루어진다. 따라서, 고밀도 플라즈마 공정은 우수한 갭 충진 특성(gap filling characteristic)을 보인다. 또한, 상기 절연체막을 고밀도 플라즈마 산화막으로 형성하면, 상기 화학기계적 연마 저지막 패턴들(117a, 117b)의 측벽이 경사진 프로파일을 보인다. 이는, 고밀도 플라드마 공정 도중에 반복적으로 실시되는 식각공정에 기인하기 때문이다.
상기 화학기계적 연마 저지막 패턴들(117a, 117b)이 노출될 때까지 상기 절연체막을 화학기계적 연마 공정을 사용하여 평탄화시킨다. 그 결과, 상기 소자분리 영역(119) 내에 절연체막 패턴(123)이 형성된다. 이때, 화학기계적 연마 저지막 패턴(117a)의 상부면으로부터 제1 게이트 절연막(111a)의 상부면까지의 제1 깊이(T1') 및 화학기계적 연마 저지막 패턴(117b)의 상부면으로부터 제2 게이트 절연막(111b)의 상부면까지의 제2 깊이(T2') 사이의 차이는 종래기술에 비하여 현저히 감소된다. 이는, 도 18에 보여진 바와 같이, 제1 게이트 절연막(111a)의 상부면 및 제2 게이트 절연막(113)의 상부면 사이의 단차가 종래기술에 비하여 작기 때문이다. 가장 바람직하게는, 상기 제1 깊이(T1')는 제2 깊이(T2')와 동일한 것이다.
도 21을 참조하면, 상기 화학기계적 연마 저지막 패턴들(117a, 117b)을 제거한 다음, 상기 절연체막 패턴(123)을 리세스시키어 소자분리막(123a)을 형성한다. 이때, 상기 제1 깊이(T1')가 제2 깊이(T2')보다 얕으면, 상기 절연체막 패턴(123)은 제1 깊이(T1')만큼 식각하는 것이 바람직하다. 이와 반대로, 상기 제1 깊이(T1')가 제2 깊이(T2')보다 깊으면, 상기 절연체막 패턴(123)은 제2 깊이(T2')만큼 식각하는 것이 바람직하다. 결과적으로, 상기 소자분리막(123a)은 제1 및 제2 게이트 절연막(111a, 113)의 측벽들 전체를 덮어야 한다.
상기 제1 및 제2 깊이(T1', T2')들 사이의 차이가 감소할수록 절연체막 패턴을 리세스시키는 공정에 대한 여유도는 종래기술에 비하여 증가한다. 예를 들어, 본 발명에 따른 실시예에서 제1 깊이(T1')가 제2 깊이(T2')와 동일하다면, 절연체막 패턴(123)의 최대 리세스 한계(maximum recessing limit)는 "제1 깊이(T1')" 또는 "제2 깊이(T2')"이다. 이에 반하여, 도 5에 보여진 바와 같이, 종래의 기술에따른 절연체막 패턴(27)의 최대 리세스 한계(maximum recessing limit)는 제1 깊이(T1)이다. 여기서, 도 5의 제1 깊이(T1)는 본 발명의 제1 깊이(T1') 또는 제2 깊이(T2')보다 얕다. 이는, 도 5의 화학기계적 연마 저지막 패턴(21a')의 두께가 제1 게이트 절연막(13) 및 제2 게이트 절연막(17) 사이의 두께차이에 기인하여 화학기계적 연마 공정을 실시하는 동안 감소되기 때문이다.
상기 소자분리막(123a)이 형성된 결과물 전면에 제2 도전막(125), 예컨대 도우핑된 폴리실리콘막을 형성한다. 상기 제2 도전막(125)이 형성된 결과물 상에 도 1의 부유게이트 격리패턴(3)이 그려진 포토마스크를 사용하여 제2 포토레지스트 패턴(127)을 형성한다. 상기 제2 포토레지스트 패턴(127)은 도 21에 도시된 바와 같이 고전압 트랜지스터 영역(a)의 전면과, 상기 셀 어레이 영역(b)의 제2 활성영역(1b)을 덮는다.
도 22를 참조하면, 상기 제2 포토레지스트 패턴(127)을 식각 마스크로 사용하여 상기 제2 도전막을 식각하여 상기 고전압 트랜지스터 영역(a)의 전면을 덮는 제2 도전막 패턴(125a) 및 상기 제2 활성영역(1b)를 덮는 제2 도전막 패턴(125b)을 형성한다. 계속해서, 상기 제2 포토레지스트 패턴(127)을 제거한다. 상기 제2 포토레지스트 패턴(127)이 제거된 결과물 전면에 게이트 층간절연막(129) 및 제3 도전막(131)을 차례로 형성한다. 상기 게이트 층간절연막(129)은 산화막 또는 실리콘질화막을 포함하는 다층 유전체막으로 형성한다. 상기 다층 유전체막으로는 N/O막 또는 O/N/O막이 널리 사용된다. 또한, 상기 제3 도전막(131)은 도우핑된 폴리실리콘막 또는 내화성금속 폴리사이드막으로 형성한다. 상기 내화성 금속 폴리사이드막으로는 텅스텐 폴리사이드막, 타이타늄 폴리사이드막 또는 탄탈륨 폴리사이드막 등이 널리 사용된다.
한편, 도시하지는 않았지만, 상기 제2 게이트 절연막(113)과 동일한 두께의 게이트 절연막을 사용하는 저전압 트랜지스터 영역의 전면은 상기 고전압 트랜지스터 영역(a)과 마찬가지로 상기 제2 포토레지스트 패턴(127)에 의해 덮여진다. 결과적으로, 상기 제2 포토레지스트 패턴(127)은 단지 셀 어레이 영역(b)의 제2 도전막(125)을 패터닝하기 위하여 형성된다.
도 23a 및 도 23b를 참조하면, 상기 제3 도전막(131), 게이트 층간절연막(129), 제2 도전막 패턴(125a, 125b) 및 제1 도전막 패턴(115a, 115b)을 연속적으로 패터닝하여 상기 제1 활성영역(1a)을 가로지르는 제1 게이트 패턴(GP1) 및 상기 제2 활성영역(1b)을 가로지르는 제2 게이트 패턴(GP2)을 형성한다. 따라서, 상기 제1 게이트 패턴(GP1)은 차례로 적층된 제1 게이트 전극(126a), 제1 게이트 층간절연막(129a) 및 제1 더미 게이트 전극(131a)으로 구성된다. 여기서, 상기 제1 게이트 전극(126a)은 상기 제1 게이트 절연막(111a)의 소정영역 상에 잔존하는 제1 도전막 패턴의 일 부분(115a') 및 상기 제1 도전막 패턴의 일 부분(115a')을 덮는 제2 도전막 패턴의 일 부분(125a')으로 구성된다.
또한, 상기 제2 게이트 패턴(GP2)은 차례로 적층된 부유게이트(FG), 제2 게이트 층간절연막(129b) 및 제어게이트 전극(CG)으로 구성된다. 여기서, 상기 부유게이트(FG)는 제2 게이트 절연막(113)의 소정영역 상에 잔존하는 제1 도전막 패턴의 일 부분(115b') 및 상기 제1 도전막 패턴의 일 부분(115b')을 덮는 제2 도전막패턴의 일 부분(125b')으로 구성된다.
한편, 상기 저전압 트랜지스터 영역에 형성되는 게이트 패턴은 상기 제1 게이트 패턴(GP1)과 동일한 구조를 갖는다. 좀 더 구체적으로, 상기 저전압 트랜지스터 영역의 게이트 패턴은 차례로 적층된 게이트 전극, 게이트 층간절연막 및 더미 게이트 전극으로 구성된다.
상술한 바와 같이 제1 게이트 절연막(111a)의 상부면 및 제2 게이트 절연막(113)의 상부면 사이의 단차를 감소시키면, 절연체막 패턴(123)의 최대 리세스 한계가 증가한다. 따라서, 도 23b에 도시된 바와 같이 제1 및 제2 게이트 절연막들(111a, 113)의 불량을 방지할 수 있는 공정여유도를 증가시킬 수 있다. 또한, 제1 도전막 패턴들(도 19의 115a 및 115b)의 측벽이 경사진 프로파일을 보일지라도, 도 23a에 도시된 바와 같이 제1 및 제2 게이트 패턴들(GP1, GP2) 양 옆의 활성영역들(1a, 1b) 상부에 상기 제1 도전막 패턴들(115a, 115b)의 잔여물, 즉 스트링거가 잔존하지 않는다. 결과적으로, 본 발명의 실시예는 제1 및 제2 게이트 절연막들의 특성 저하는 물론 스트링거의 발생을 억제시킬 수 있는 최적의 공정조건을 제공한다.
도 24 내지 도 30, 도 31a 및 도 31b는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 단면도들이다. 여기서, 도 31a는 도 1의 Ⅰ-Ⅰ에 따른 단면도이고, 도 32b는 도 1의 Ⅱ-Ⅱ에 따른 단면도이다. 또한, 각 도에 있어서, 참조부호 "a" 및 "b"로 표시한 부분들은 각각 고전압 트랜지스터 영역 및 셀 어레이 영역을 나타낸다.
도 24를 참조하면, 반도체기판(201), 예컨대 실리콘기판 상에 100Å 내지 200Å의 패드산화막 및 500Å 내지 1000Å의 패드질화막을 차례로 형성한다. 상기 패드질화막 및 패드산화막을 연속적으로 패터닝하여 상기 고전압 트랜지스터 영역(a) 및 셀 어레이 영역(b)에 각각 적어도 하나의 패드패턴(206)을 형성한다. 상기 각 패드패턴(206)은 차례로 적층된 패드산화막 패턴(203) 및 패드질화막 패턴(205)으로 구성된다. 상기 패드패턴들(206)을 식각 마스크로 사용하여 상기 반도체기판(201)을 식각하여 상기 고전압 트랜지스터 영역(a) 및 셀 어레이 영역(b)에 각각 적어도 하나의 제1 활성영역(1a) 및 적어도 하나의 제2 활성영역(1b)을 한정하는 소자분리 영역(207), 즉 트렌치 영역을 형성한다. 상기 트렌치 영역이 형성된 결과물을 열산화시키어 상기 트렌치 영역의 측벽 및 바닥에 열산화막(209)을 형성한다. 상기 열산화 공정은 트렌치 영역을 형성하기 위한 건식식각 공정을 실시하는 동안 반도체기판에 가해진 식각 손상을 치유하기 위하여 실시한다.
도 25를 참조하면, 상기 소자분리 영역(207)이 형성된 결과물 전면에 상기 소자분리 영역(207)을 채우는 절연체막을 형성한다. 상기 절연체막은 단차 도포성이 우수한 CVD 산화막으로 형성한다. 상기 절연체막은 본 발명의 일 실시예와 동일한 방법으로 형성할 수도 있다. 상기 패드질화막 패턴들(205)이 노출될 때까지 상기 절연체막을 평탄화시키어 상기 소자분리 영역(207) 내에 절연체막 패턴(211)을 형성한다. 상기 평탄화 공정은 화학기계적 연마 공정을 사용하여 실시하는 것이 바람직하다. 상기 절연체막 패턴(211)이 형성된 결과물 상에 상기 제1 활성영역(1a) 상부의 패드질화막 패턴(205)을 노출시키는 제1 포토레지스트 패턴(213)을 형성한다.
도 26을 참조하면, 상기 제1 포토레지스트 패턴(213)에 의해 노출된 패드질화막 패턴(205)을 인산용액을 사용하여 선택적으로 제거한다. 상기 제1 포토레지스트 패턴(213)을 제거한다. 계속해서, 상기 제1 활성영역(1a) 상의 패드산화막 패턴(203)을 산화막 식각용액을 사용하여 제거하여 상기 제1 활성영역(1a)을 노출시킨다. 이때, 상기 절연체막 패턴(211)의 일부가 식각되어 절연체막 패턴(211)의 표면이 낮아진다. 또한, 상기 제1 활성영역(1a)의 가장자리와 접하는 절연체막 패턴(211)이 식각되어 제1 리세스된 영역(R1)이 형성된다. 이는, 상기 패드산화막 패턴(203)을 완전히 제거하기 위하여 과도식각을 실시하기 때문이다. 그러나, 상기 과도식각은 패드산화막 패턴(203)의 두께의 50% 이하에 해당하는 두께를 타게트로 실시되므로 제1 리세스된 영역(R1)의 깊이는 매우 얕다.
도 27을 참조하면, 상기 제1 활성영역(1a)이 노출된 결과물을 열산화시키어 상기 제1 활성영역(1a) 표면에 제1 게이트 절연막(215), 즉 제1 게이트 산화막을 형성한다. 상기 제1 게이트 절연막(215)은 플래쉬 메모리소자의 프로그램 전압 및 소거전압에 의해 구동되는 고전압 트랜지스터의 게이트 절연막으로 사용되므로 적어도 300Å보다 두꺼운 두께로 형성하여야 한다. 바람직하게는, 상기 제1 게이트 절연막(215)은 후속공정에서 리세스되는 양을 고려하여 적어도 500Å보다 두껍게 형성한다. 이때, 상기 제1 게이트 절연막(215)은 열산화 공정에 의해 형성되므로 제1 게이트 절연막(215)의 하부면은 제2 활성영역(1b)의 표면보다 낮다. 다시 말해서, 상기 제1 게이트 절연막(215)을 형성하기 위하여 열산화공정을 실시하면, 상기제1 활성영역(1a)의 표면은 낮아진다. 예를 들어, 상기 제1 게이트 절연막(215)을 500Å의 열산화막으로 형성하면, 상기 제1 활성영역(1a) 및 상기 제2 활성영역(1b) 사이에 약 200Å 내지 250Å의 단차(D)가 형성된다. 여기서, 상기 단차(D)는 후속공정에서 최종적으로 형성되는 제1 게이트 절연막 및 제2 게이트 절연막 사이의 두께차이와 동일한 것이 가장 바람직하다.
가장 바람직하게는, 상기 제1 게이트 절연막(215)은 상기 제1 활성영역(1a) 표면에 열산화막을 형성한 다음, 상기 열산화막을 적절히 리세스시키어 형성한다. 이때, 상기 제1 활성영역(1a) 상에 잔존하는 제1 게이트 절연막(215)의 표면(H)은 상기 제2 활성영역(1b)의 표면보다 높은 것이 바람직하다. 또한, 상기 열산화막을 리세스시키면, 상기 절연체막 패턴(211)의 표면도 낮아진다.
도 28을 참조하면, 상기 제2 활성영역(1b) 상부의 패드질화막 패턴(205) 및 그 아래의 패드산화막 패턴(203)을 차례로 제거하여 상기 제2 활성영역(1b)을 노출시킨다. 이때, 상기 제1 활성영역(1a) 상에 원하는 두께(E)를 갖는 제1 게이트 절연막(215a)이 형성되고, 상기 트렌치 영역 내에 소자분리막(211a)이 형성된다. 상기 제1 게이트 절연막(215a)의 표면은 여전히 상기 제2 활성영역(1b)의 표면보다 높은 것이 바람직하다. 또한, 상기 제2 활성영역(1b) 상의 패드산화막 패턴(203)을 제거하면, 상기 제2 활성영역(1b)의 가장자리와 접하는 절연체막 패턴(211)이 식각되어 제2 리세스된 영역(R2)이 형성된다. 상기 제2 리세스된 영역(R2) 역시 제1 리세스된 영역(R1)과 마찬가지로 얕은 깊이를 갖는다. 특히, 상기 제2 리세스된 영역(R2)의 깊이는 가능한 얕은 것이 바람직하다.
도 29를 참조하면, 상기 제2 활성영역(1b)이 노출된 결과물을 열산화시키어 상기 제2 활성영역(1b) 표면에 제2 게이트 절연막(217), 즉 터널산화막을 형성한다. 상기 터널산화막은 80Å 이하의 얇은 두께로 형성한다. 이때, 상기 제2 게이트 절연막(217)의 상부면으로부터 상기 제1 활성영역(1a)의 표면까지의 단차(D')는 상기 제1 게이트 절연막(215a)의 두께와 동일한 것이 가장 바람직하다. 다시 말해서, 상기 제1 게이트 절연막(215a)의 상부면은 상기 제2 게이트 절연막(217)의 상부면과 동일한 높이를 갖는 것이 가장 바람직하다.
상기 제2 게이트 절연막(217)이 형성된 결과물 전면에 제1 도전막(219)을 형성한다. 상기 제1 도전막(219)은 도우핑된 폴리실리콘막으로 형성하는 것이 바람직하다. 상기 제1 도전막(219) 상에 상기 고전압 트랜지스터 영역(a)의 전면 및 상기 제2 활성영역(1b)을 덮는 제2 포토레지스트 패턴(221)을 형성한다.
도 30을 참조하면, 상기 제2 포토레지스트 패턴(221)을 식각 마스크로 사용하여 상기 제1 도전막(219)를 식각하여 상기 고전압 트랜지스터 영역(a)의 전면을 덮는 제1 도전막 패턴(219a) 및 상기 제2 활성영역(1b)을 덮는 제1 도전막 패턴(219b)을 형성한다. 상기 제2 포토레지스트 패턴(221)을 제거한다.
한편, 도시하지는 않았지만, 상기 제2 게이트 절연막(217)과 동일한 두께의 게이트 절연막을 사용하는 저전압 트랜지스터 영역의 전면은 상기 고전압 트랜지스터 영역(a)과 마찬가지로 상기 제2 포토레지스트 패턴(221)에 의해 덮여진다. 결과적으로, 상기 제2 포토레지스트 패턴(221)은 단지 셀 어레이 영역(b)의 제1 도전막(219)만을 패터닝하기 위하여 형성된다.
상기 제2 포토레지스트 패턴(221)이 제거된 결과물 전면에 게이트 층간절연막(223) 및 제2 도전막(225)을 차례로 형성한다. 상기 게이트 층간절연막(223)은 본 발명의 일 실시예의 게이트 층간절연막(129)과 동일한 물질막으로 형성한다. 또한, 상기 제2 도전막(225)은 본 발명의 일 실시예의 제3 도전막(131)과 동일한 물질막으로 형성한다.
도 31a 및 도 31b를 참조하면, 상기 제2 도전막(225) 및 상기 제1 도전막 패턴들(219a, 219b)을 연속적으로 패터닝하여 상기 제1 활성영역(1a)을 가로지르는 제1 게이트 패턴(GP1) 및 상기 제2 활성영역(1b)을 가로지르는 제2 게이트 패턴(GP2)을 형성한다. 따라서, 상기 제1 게이트 패턴(GP1)은 차례로 적층된 제1 게이트 전극(219a'), 제1 게이트 층간절연막(223a) 및 제1 더미 게이트 전극(225a)으로 구성된다. 이와 마찬가지로, 상기 제2 게이트 패턴(GP2)은 차례로 적층된 부유게이트(FG), 제2 게이트 층간절연막(223b) 및 제어게이트 전극(CG)으로 구성된다. 이때, 상기 저전압 트랜지스터 영역에는 상기 제1 게이트 패턴(GP1)과 동일한 구조를 갖는 게이트 패턴이 형성된다. 다시 말해서, 저전압 트랜지스터 영역의 게이트 패턴은 차례로 적층된 게이트 전극, 게이트 층간절연막 및 더미 게이트 전극으로 구성된다.
한편, 도 31a에 도시된 바와 같이, 상기 제1 게이트 패턴(GP1) 양 옆의 제1 활성영역(1a) 및 제2 게이트 패턴(GP2) 양 옆의 제2 활성영역(1b) 상부에 스트링거가 형성되지 않는다. 이는, 본 발명의 다른 실시예에서는 경사진 측벽 프로파일을 갖는 제1 도전막 패턴의 잔여물들(도 19의 115a 및 115b)이 형성되지 않기 때문이다. 또한, 절연체막 패턴(211)을 선택적으로 정밀하게 리세스시키기 위한 별도의 공정이 요구되지 않는다.
상술한 바와 같이 본 발명에 따르면, 제1 게이트 절연막의 상부면 및 제1 게이트 절연막보다 얇은 제2 게이트 절연막의 상부면 사이의 단차를 최소화시킬 수 있다. 이에 따라, 자기정렬 트렌치 소자분리 기술을 사용하는 플래쉬 메모리소자의 절연체막 패턴을 리세스시키는 공정에 대한 여유도를 증가시킬 수 있음은 물론, 게이트 패턴들 사이의 활성영역 상에 스트링거가 형성되는 것을 방지할 수 있다.
또한, 본 발명에 따르면, 일반적인 트렌치 소자분리 기술을 사용하여 제1 및 제2 활성영역을 한정하는 소자분리막을 형성한 다음에, 제1 활성영역 및 제2 활성영역에 각각 고전압 트랜지스터용 게이트 절연막 및 셀 트랜지스터용 터널산화막을 포토레지스트막을 사용하지 않고 독립적으로 형성한다. 따라서, 제1 및 제2 게이트 절연막이 포토레지스트막에 의해 오염되는 현상을 방지할 수 있을 뿐만 아니라 게이트 절연막의 두께감소 및 스트링거 발생에 기인하는 공정불량을 해결할 수 있다.

Claims (25)

  1. 반도체기판의 소정영역들에 한정되고, 상기 반도체기판의 주 표면보다 낮은 표면을 갖는 적어도 하나의 제1 활성영역 및 상기 제1 활성영역의 표면보다 높은 표면을 갖는 적어도 하나의 제2 활성영역으로 구성된 복수개의 활성영역들;
    상기 제1 활성영역 상에 형성된 제1 게이트 절연막;
    상기 제2 활성영역 상에 형성되고, 상기 제1 게이트 절연막보다 얇은 두께를 갖는 제2 게이트 절연막;
    상기 복수개의 활성영역들 사이의 반도체기판에 형성되고, 상기 제1 활성영역의 표면보다 낮은 바닥을 갖는 소자분리 영역;
    상기 소자분리 영역을 채우고, 상기 제1 게이트 절연막의 측벽 전체 및 상기 제2 게이트 절연막의 측벽 전체를 덮는 소자분리막;
    상기 제1 활성영역을 가로지르면서 상기 제1 게이트 절연막의 소정영역을 덮되, 차례로 적층된 제1 게이트 전극, 제1 게이트 층간절연막 및 제1 더미 게이트 전극으로 구성된 제1 게이트 패턴; 및
    상기 제2 활성영역을 가로지르면서 상기 제2 게이트 절연막의 소정영역을 덮되, 차례로 적층된 부유게이트, 제2 게이트 층간절연막 및 제어게이트 전극으로 구성된 제2 게이트 패턴을 포함하는 반도체소자.
  2. 제 1 항에 있어서,
    상기 제1 게이트 절연막의 상부면 및 상기 제2 게이트 절연막의 상부면 사이의 단차(step difference)는 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막 사이의 두께 차이의 1/2보다 작은 것을 특징으로 하는 반도체소자.
  3. 제 2 항에 있어서,
    상기 소자분리막의 표면은 상기 제1 및 제2 게이트 절연막들중 가장 높은 게이트 절연막의 상부면과 동일한 높이를 갖는 것을 특징으로 하는 반도체소자.
  4. 제 1 항에 있어서,
    상기 소자분리 영역은 트렌치 영역인 것을 특징으로 하는 반도체소자.
  5. 삭제
  6. 삭제
  7. 반도체기판의 소정영역들에 한정되고, 상기 반도체기판의 주 표면보다 낮은 표면을 갖는 적어도 하나의 제1 활성영역 및 상기 제1 활성영역의 표면보다 높은 표면을 갖는 적어도 하나의 제2 활성영역으로 구성된 복수개의 활성영역들;
    상기 제1 활성영역 상에 형성된 제1 게이트 절연막;
    상기 제2 활성영역 상에 형성되고, 상기 제1 게이트 절연막보다 얇은 두께를 갖는 제2 게이트 절연막;
    상기 복수개의 활성영역들 사이의 반도체기판에 형성되고, 상기 제1 활성영역의 표면보다 낮은 바닥을 갖는 소자분리 영역;
    상기 소자분리 영역을 채우고, 상기 제1 게이트 절연막의 측벽 전체 및 상기 제2 게이트 절연막의 측벽 전체를 덮는 소자분리막;
    상기 제1 활성영역을 가로지르면서 상기 제1 게이트 절연막의 소정영역을 덮되, 차례로 적층된 제1 게이트 전극, 제1 게이트 층간절연막 및 제1 더미 게이트 전극으로 구성된 제1 게이트 패턴; 및
    상기 제2 활성영역을 가로지르면서 상기 제2 게이트 절연막의 소정영역을 덮되, 차례로 적층된 제2 게이트 전극, 제2 게이트 층간절연막 및 제2 더미 게이트 전극으로 구성된 제2 게이트 패턴을 포함하는 반도체소자.
  8. 삭제
  9. 반도체기판의 소정영역에 상기 반도체기판의 주 표면보다 낮은 하부면을 갖는 제1 게이트 절연막을 형성하는 단계;
    상기 제1 게이트 절연막과 인접한 반도체기판의 주 표면에 상기 제1 게이트 절연막보다 얇고, 상기 제1 게이트 절연막의 하부면보다 높은 하부면을 갖는 제2 게이트 절연막을 형성하는 단계;
    상기 제1 및 제2 게이트 절연막이 형성된 결과물 전면에 제1 도전막 및 화학기계적 연마 저지막을 차례로 형성하는 단계;
    상기 화학기계적 연마 저지막, 상기 제1 도전막, 상기 제1 및 제2 게이트 절연막 및 상기 반도체기판을 연속적으로 패터닝하여 상기 제1 게이트 절연막의 하부 및 상기 제2 게이트 절연막의 하부에 각각 제1 및 제2 활성영역을 한정하는 트렌치 영역을 형성함과 동시에 상기 각 활성영역들 상부에 차례로 적층된 제1 도전막 패턴 및 화학기계적 연마 저지막 패턴을 형성하는 단계;
    상기 트렌치 영역 내에 절연체막 패턴을 형성하는 단계;
    상기 화학기계적 연마 저지막 패턴을 제거하는 단계; 및
    상기 절연체막 패턴을 리세스시키어 소자분리막을 형성하는 단계를 포함하되, 상기 소자분리막은 상기 제1 및 제2 게이트 절연막들의 측벽들 전체(entire sidewalls)를 덮는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 제1 및 제2 게이트 절연막을 형성하는 단계는
    상기 반도체기판 전면에 패드산화막 및 패드질화막을 차례로 형성하는 단계;
    상기 패드질화막 및 상기 패드산화막을 연속적으로 패터닝하여 상기 반도체기판의 제1 영역을 노출시키는 단계;
    상기 패터닝된 패드질화막을 갖는 결과물을 열산화시키어 상기 제1 영역의 표면에 제1 게이트 산화막을 형성하는 단계;
    상기 패터닝된 패드질화막 및 상기 패터닝된 패드산화막을 제거하여 상기 패터닝된 패드산화막에 의해 덮여진 제2 영역을 노출시키는 단계; 및
    상기 패터닝된 패드산화막이 제거된 결과물을 열산화시키어 상기 제2 영역의 표면에 상기 제1 게이트 산화막보다 얇은 제2 게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  11. 제 9 항에 있어서,
    상기 제1 도전막은 도우핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  12. 제 9 항에 있어서,
    상기 화학기계적 연마 저지막은 실리콘질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  13. 제 9 항에 있어서,
    상기 절연체막 패턴을 형성하는 단계는
    상기 트렌치 영역이 형성된 결과물 전면에 상기 트렌치 영역을 채우는 절연체막을 형성하는 단계; 및
    상기 화학기계적 연마 저지막 패턴들의 상부 표면이 노출될 때까지 상기 절연체막을 평탄화시키는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 절연체막을 평탄화시키는 단계는 화학기계적 연마 공정을 사용하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  15. 제 9 항에 있어서,
    상기 절연체막 패턴을 리세스시키는 단계는 상기 각 제1 도전막 패턴들의 측벽이 노출될 때까지 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  16. 제 9 항에 있어서,
    상기 제1 활성영역을 가로지르고, 상기 제1 게이트 절연막 상의 상기 제1 도전막 패턴의 일부를 포함하는 제1 게이트 패턴을 형성하는 단계; 및
    상기 제2 활성영역을 가로지르고, 상기 제2 게이트 절연막 상의 상기 제1 도전막 패턴의 일부를 포함하는 제2 게이트 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 제1 및 제2 게이트 패턴을 형성하는 단계는
    상기 소자분리막이 형성된 결과물 전면에 제2 도전막, 게이트 층간절연막 및 제3 도전막을 차례로 형성하는 단계; 및
    상기 제3 도전막, 상기 게이트 층간절연막, 상기 제2 도전막 및 상기 제1 도전막 패턴들을 연속적으로 패터닝하여, 상기 제1 게이트 절연막의 소정영역 상에 차례로 적층된 제1 게이트 전극, 제1 게이트 층간절연막 및 제1 더미 게이트 전극을 형성함과 동시에 상기 제2 게이트 절연막의 소정영역 상에 차례로 적층된 제2 게이트 전극, 제2 게이트 층간절연막 및 제2 더미 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  18. 제 16 항에 있어서,
    상기 제1 및 제2 게이트 패턴을 형성하는 단계는
    상기 소자분리막이 형성된 결과물 전면에 제2 도전막을 형성하는 단계;
    상기 제2 도전막을 패터닝하여 상기 제2 활성영역 주변의 상기 소자분리막을 노출시키는 제2 도전막 패턴을 형성하는 단계;
    상기 제2 도전막 패턴을 갖는 결과물 전면에 게이트 층간절연막 및 제3 도전막을 차례로 형성하는 단계; 및
    상기 제3 도전막, 상기 게이트 층간절연막, 상기 제2 도전막 패턴 및 상기 제1 도전막 패턴을 연속적으로 패터닝하여, 상기 제1 게이트 절연막의 소정영역 상에 차례로 적층된 제1 게이트 전극, 제1 게이트 층간절연막 및 제1 더미 게이트 전극을 형성함과 동시에 상기 제2 게이트 절연막의 소정영역 상에 차례로 적층된 부유게이트, 제2 게이트 층간절연막 및 제어게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  19. 반도체기판 상에 복수개의 패드 패턴들을 형성하는 단계;
    상기 패드 패턴들을 식각 마스크로 사용하여 상기 반도체기판을 식각하여 적어도 하나의 제1 활성영역 및 적어도 하나의 제2 활성영역을 한정하는 트렌치 영역을 형성하는 단계;
    상기 트렌치 영역을 채우는 절연체막 패턴을 형성하는 단계;
    상기 제1 활성영역 상의 상기 패드 패턴을 제거하여 상기 제1 활성영역을 선택적으로 노출시키는 단계;
    상기 제1 활성영역 표면에 상기 제2 활성영역 표면보다 낮은 하부면을 갖는제1 게이트 절연막을 형성하는 단계;
    상기 제2 활성영역 상의 상기 패드 패턴을 제거하여 상기 제2 활성영역을 선택적으로 노출시키는 단계; 및
    상기 제2 활성영역의 표면에 상기 제1 게이트 절연막보다 얇고, 상기 제1 게이트 절연막의 하부면보다 높은 하부면을 갖는 제2 게이트 절연막을 형성하는 단계를 포함하는 반도체소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 제1 게이트 절연막은 상기 노출된 제1 활성영역 표면을 열산화시키어 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  21. 제 19 항에 있어서,
    상기 제1 게이트 절연막을 형성하는 단계는
    상기 제1 활성영역 표면을 열산화시키어 상기 제1 활성영역 상에 제1 두께를 갖는 열산화막을 형성하는 단계; 및
    상기 열산화막을 습식식각하여 상기 제1 두께보다 얇은 제2 두께를 갖는 열산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  22. 제 19 항에 있어서,
    상기 제2 게이트 절연막은 상기 제2 활성영역 표면을 열산화시키어 형성하는것을 특징으로 하는 반도체소자의 제조방법.
  23. 제 19 항에 있어서,
    상기 제1 게이트 절연막의 소정영역 상에 상기 제1 활성영역을 가로지르는 제1 게이트 패턴을 형성하는 단계; 및
    상기 제2 게이트 절연막의 소정영역 상에 상기 제2 활성영역을 가로지르는 제2 게이트 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  24. 제 23 항에 있어서,
    상기 제1 및 제2 게이트 패턴을 형성하는 단계는
    상기 제1 및 제2 게이트 절연막이 형성된 결과물 전면에 제1 도전막, 게이트 층간절연막 및 제2 도전막을 차례로 형성하는 단계; 및
    상기 제2 도전막, 상기 게이트 층간절연막 및 상기 제1 도전막을 연속적으로 패터닝하여, 상기 제1 게이트 절연막의 소정영역 상에 차례로 적층된 제1 게이트 전극, 제1 게이트 층간절연막 및 제1 더미 게이트 전극을 형성함과 동시에 상기 제2 게이트 절연막의 소정영역 상에 차례로 적층된 제2 게이트 전극, 제2 게이트 층간절연막 및 제2 더미 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  25. 제 23 항에 있어서,
    상기 제1 및 제2 게이트 패턴을 형성하는 단계는
    상기 제1 및 제2 게이트 절연막이 형성된 결과물 전면에 제1 도전막을 형성하는 단계;
    상기 제1 도전막을 패터닝하여 상기 제2 활성영역 주변의 상기 절연체막 패턴을 노출시키는 제1 도전막 패턴을 형성하는 단계;
    상기 제1 도전막 패턴을 갖는 결과물 전면에 게이트 층간절연막 및 제2 도전막을 차례로 형성하는 단계; 및
    상기 제2 도전막, 상기 게이트 층간절연막 및 상기 제1 도전막 패턴을 연속적으로 패터닝하여, 상기 제1 게이트 절연막의 소정영역 상에 차례로 적층된 제1 게이트 전극, 제1 게이트 층간절연막 및 제1 더미 게이트 전극을 형성함과 동시에 상기 제2 게이트 절연막의 소정영역 상에 차례로 적층된 부유게이트, 제2 게이트 층간절연막 및 제어게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
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