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KR100346878B1 - 블럭리셋및보조메모리로다중화된메모리타이밍 - Google Patents

블럭리셋및보조메모리로다중화된메모리타이밍 Download PDF

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KR100346878B1
KR100346878B1 KR1019950016839A KR19950016839A KR100346878B1 KR 100346878 B1 KR100346878 B1 KR 100346878B1 KR 1019950016839 A KR1019950016839 A KR 1019950016839A KR 19950016839 A KR19950016839 A KR 19950016839A KR 100346878 B1 KR100346878 B1 KR 100346878B1
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KR
South Korea
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pixels
memory cell
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spatial light
memory
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KR1019950016839A
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폴엠.얼베이너스
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텍사스 인스트루먼츠 인코포레이티드
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Publication date
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Abstract

적합한 다중화된 메모리 구조를 갖고 있는 공간 광 변조기 어레이, 변조기가 개별적으로 제어할 수 있는 픽셀들의 어레이를 갖고 있고, 선정된 수의 픽셀들이 메모리셀(16)에 지정된다. 메모리셀은 입력 버스(14)로부터 데이터를 수신한다. 신호(22)에서, 메모리셀은 데이터를 보조 메모리(18) 및 지정된 픽셀들 중 한 픽셀의 활성 회로(20)에 전송한다. 제2 신호에서, 픽셀은 활성 회로의 데이터에 응답한다. 데이터의 디스플레이 시간이 메모리셀에 대한 로드 시간보다 작을 때, 보조 메모리는 픽셀을 어둡게 하기 위해 제2 신호(24)로 설정되고, 다른 제어 신호는 픽셀이 메모리에 응답하게 한다. 이러한 방식으로, 강도 비트들의 수가 각 메모리셀에 지정된 픽셀들의 수를 결정하는데 사용된 강도 비트들의 수와 동일하지 않더라도, 로드 시간은 길어지고 데이터 레이트가 비교적 낮아진다.

Description

블럭 리셋 및 보조 메모리로 다중화된 메모리 타이밍
본 발명은 공간 광 변조기에 관한 것으로, 특히 공간 광 변조기 어레이를 지원하는 메모리 체계(memory scheme)에 관한 것이다.
한 형태로, 공간 광 변조기는 액정 디스플레이 패널 또는 디지탈 마이크로미러 디바이스와 같은 개별적으로 어드레스할 수 있는 소자들의 어레이로 구성되어 있다. 변조기 어레이의 이러한 예들은 프린터, 디스플레이 및 광학 프로세싱과 같이 다양하게 사용된다. 본 명세서는 디스플레이 시스템에 초점을 맞추어 기술하겠다.
몇몇 응용 분야에서, 이러한 어레이들은 바이너리 모드로 동작하는데, 개별적인 소자 각각은 온(ON) 또는 오프(OFF) 신호 중 한 신호를 수신한다. 통상, 온 신호를 수신하는 어레이의 소자들 또는 픽셀들은 스크린으로부터 또는 광학 기기(optics)를 통해 직접 뷰어(viewer)가 수신하는 이미지를 형성한다.
각 픽셀을 개별적으로 어드레스하기 위해, 각 변조기 어레이는, 신호가 각 픽셀에 도달하여 그 픽셀이 일정한 방식으로 응답하도록 그 픽셀을 활성화시키는 회로를 갖고 있어야만 한다. 한 방법은 픽셀 당 한 메모리셀을 필요로 하는데, 여기서 메모리셀은 픽셀의 다음 상태에 대한 정보를 수신한다. 이 정보는 디스플레이된 이미지들을 생성하는데 사용된 체계로부터 발생된다.
필스 폭 변조라고 하는 이미지 생성 기술은 각 픽셀이 한 비디오 프레임 타임 내에서 반복하여 턴 온 및 턴 오프하게 한다. 이 방법은 한 프레임동안 픽셀이 온 상태가 되는 회수 또는 광을 최종 이미지에 전승하는 회수에 따라서 주어진 픽셀 강도를 조절한다. 디지탈 방식으로, 그레이 레벨은 데이터의 가중된 비트들을 사용하여 달성된다.
예를 들어, 16 그레이 레벨을 달성하기 위해, 각 픽셀은 한 프레임의 시간주기에 걸쳐서 4 비트 데이터를 수신한다, 프레임 타임은 1부터 15까지의 15개의 슬라이스로 분할된다. 그 후 최상위 비트(MSB)는 이러한 타임 슬라이스들 중 8개를 수신하여 데이터를 디스플레이한다. 다음 최상위 비트는 상기 타임 슬라이스들 중 4개 등등을 수신한다. 이들 타임 슬라이스를 비 연속적인 섹션 내의 데이터의 비트들에 지정하는 기술들이 있다. 예를 들어 MSB는 한번에 2개의 타임 슬라이스 동안 디스플레이된 후, 다른 시간에 다른 6개의 타임 슬라이스동안 디스플레이되거나, 다시 분할될 수 있다. DMD를 사용하는 이 방법에 대한 상세한 설명은 일례로 "펄스-폭 변조 디스플레이 시스템에서 사용되는 DMD 구조 및 타이밍"이라는 제목의 미합중국 특허 제5,278,652호에 있다.
상술된 기술은 디스플레이될 데이터를 보유하고 적합한 시간에 픽셀에 데이터를 송신하기 위한 메모리를 필요로 한다. 한 기술은 픽셀 당 하나의 메모리셀을 사용한다. 셀은 픽셀의 데이터를 수신하고, 픽셀은 새로운 데이터에 반응하도록 해주는 제어 신호를 수신하여 새로운 상태로 래치된다. 그 동안, 셀은 픽셀의 다음 상태에 대한 데이터를 수신한다. 픽셀 전송 신호가 발생하면, 픽셀은 새로운 데이터에 반응한다.
상술된 방법은 픽셀 전송 신호를 한번에 수신하는 전체 어레이에 초점을 맞추고 있다. 그러나, 소정의 한 픽셀이 자체적으로 전송 신호를 수신하도록 해주는 기술들이 존재한다. 이것은 보다 낮은 데이터 레이트로 시스템을 관리하기 쉽게 해준다. 이러한 방법 중 하나가 "공간 광 변조기용 픽셀 제어 회로"라는 제목의 미합중국 특허 제08/002,627호에 기술되어 있다.
종종 분할 리셋(split reset)으로 칭해지는 이 특정한 기술은 픽셀 당 하나 이하의 메모리셀을 사용하는데, 메모리셀 당 픽셀들의 수를 "팬아웃(fanout)"이라고 한다. 이 구조는 좀더 정확하게 말하자면 다중화된 메모리 구조라고 한다. 메모리셀은 단지 하나라기 보다는 한 세트의 픽셀들에 대한 데이터를 수신한다. 피크 데이터 레이트(peak data rate)를 평균 데이터 레이트와 거의 일치시키기 위해, 팬아웃은 다음과 같이 계산되는데,
n은 강도 비트의 수이다. 따라서, 4 강도 비트가 요구되면, 팬아웃은 24- 1 즉 15를 4로 나눈 3.75 픽셀들이 된다. 소수의 픽셀(fractional pixel)은 불가능하기 때문에, 메모리셀 당 4 픽셀이 된다.
상술된 방법의 문제점 중 하나는 강도 레벨의 수가 메모리셀 당 픽셀들의 수에 연결된다는 점이다. 메모리셀 당 픽셀들의 수는 디바이스가 제조되기 전에 결정되어야만 한다. 상이한 수의 강도 비트에 대한 한 세트의 팬아웃을 갖고 있는 디바이스를 사용하여 데이터 레이트를 증가시키는데, 이것은 다중화된 메모리 구조를 사용할 때의 주요한 장점을 잃어버린다.
따라서, 강도 레벨의 수가 상이하면, 상이한 디바이스들은 시스템 비용을 낮추도록 제조될 필요가 있다. 다중화된 메모리 구조 체계가 좀더 융통성 있게 하고 디바이스를 특별히 제조할 필요가 없는 방법이 필요하다.
본 발명의 양태는 개별적으로 어드레스할 수 있는 픽셀들의 어레이를 갖고있는 공간 광 변조기이다. 각 픽셀은 픽셀에 전달된 신호에 응답하여 세트 및 리셋될 수 있다. 픽셀은 반사적이거나 투과적인 활성 영역, 및 활성 회로로 구성된다. 신호들은 한 메모리셀을 경유하여 픽셀들에 전달되는데, 하나 이상의 픽셀은 소정의 한 메모리셀로부터 신호를 수신한다. 한 메모리셀과 관련한 픽셀들의 수는 강도 비트의 수에 따라 디바이스가 제조되기 전에 결정된다.
본 발명의 한 양태에 따르면, 메모리셀 당 한 세트의 픽셀들을 구비하도록 제조된 디바이스가 피크 데이터 레이트의 증가를 최소화시키면서 여러 응용 분야에서 사용될 수 있다. 동일한 디바이스가 2개의 시스템에서 사용될 수 있으며, 이 때 각각의 시스템은 디바이스의 고정된 팬아웃에 관계없이 상이한 수의 강도 비트를 사용한다.
바이너리 공간 광 변조기는, 온 또는 오프 상태 중 하나를 갖는 개별적으로 어드레스할 수 있는 픽셀들의 어레이를 구비하는 변조기이다. 예를 들면, 액정 디스플레이(LCD), 디지탈 마이크로미러 디바이스(DMD) 및 작동 미러 어레이(AMA)가 있다. 바이너리 공간 광 변조기를 어드레스하는 한 방법으로 펄스-폭 변조(PWM) 방법이 있다. 입력 비디오 데이터 스트림은 필요한 경우 디지탈화된 후, 소정 타입의 메모리에 전달된다. 메모리는 데이터 스트림을 비디오 프레임들로 저장한다. 어레이의 소정의 픽셀은 특별히 그 픽셀에 대하여 설정된 비디오 프레임 내에 데이터를 갖고 있다. 데이터 세트의 크기는 시스템이 사용하는 강도 비트의 수에 따라 좌우된다. 시스템이 8 강도 비트를 사용하면, 각 픽셀 당 8 비트 데이터가 된다.
각 비트가 주어지면 바이너리 웨이트(weight)는 그레이 레벨을 달성한다. 예를 들어, 8-비트 시스템에는 256개의 그레이 레벨들이 있는데, 그 중 255개는 0이 아니다. PWM이 256개의 그레이 레벨들을 달성하기 위해, 프레임 타임은 255개의 타임 슬라이스들로 나누어진다. 최상위 비트(MSB)는 디스플레이 시간 동안 이 타임 슬라이스들 중 128개를 수신한다. 디스플레이 시간은 픽셀이 일루미네이션(illumination)을 수신하면서 데이터의 소정의 비트에 반응하는 시간을 의미한다. 유의 비트(bit of significance)에 대한 데이터는 온 위치의 한 픽셀 및 오프 위치의 다른 픽셀을 가질 수 있다. 픽셀은 활성 회로의 데이터에 따라 온 또는 오프 위치들 중 한 위치를 취한다. DMD 및 LCD에 있어서, 활성 회로는 보통 적어도 하나의 전극으로 구성된다. AMA에 있어서, 활성 회로는 통상 압전 결정체들(piezo-electric crystals)로 구성된다. 게다가, 충전 및 방전 가능한 커패시터들이 사용될 수 있다.
그 후 다음 MSB는 64개의 타임 슬라이스를 수신하고, 최하위 비트(LSB)가 1개의 타임 슬라이스를 수신할 때까지 이러한 방식으로 계속된다. 데이터를 로드하여 디스플레이하는 방법과 방식으로는 여러가지가 있으며, 여기에서 참조로써 포함된 "펄스-폭 변조 디스플레이 시스템에서 사용되는 DMD 구조 및 타이밍"이라는 제목의 미합중국 특허 제5,278,652호에 기술되어 있다.
상술된 타입의 체계에서, 로드 타임은 한 타임 슬라이스와 등가이어야 한다. LSB는 하나의 타임 슬라이스만을 수신하기 때문에, 이 타임 슬라이스를 통상 LSB 타임이라고 한다. 픽셀들은 데이터를 수신한 후에, 적합한 수의 LSB 타임들에 대한 위치로 래치된다. 이것은 데이터의 다음 비트가 각 픽셀에 부착된 메모리셀 내에로드될 수 있다. PWM 체계가 매우 간단하고, 각 비트가 한 프레임의 MSB 내지 LSB에 일렬로 로드되면, 다음 프레임의 MSB는 이전 프레임의 LSB 디스플레이 시간에 로드되어야만 한다. 따라서, 로드 타임은 LSB 타임과 등가이어야만 한다.
이것은 매우 높은 버스트 데이터 레이트들을 유도한다. 어레이가 2048 × 1152 라면, 한 LSB 타임 내에 로드되어야 할 픽셀들은 2,359,296 개이다. LSB 타임은 다음과 같이 계산될 수 있는데,
여기에서, F는 초당 30 프레임의 프레임 타임이고, R은 프레임 당 칼라들의 수이고, I는 정수의 강도 비트들의 수(256-레벨 시스템에 있어서, I= 8)이다.
프레임 당 칼라의 수는 시스템 구성에 좌우된다. 시스템이 하나의 공간 광 변조기를 갖는 경우, 풀-칼라 시스템을 위해서는, 변조기를 일루미네이트하는 광을 칼라화하기 위한 칼라 필터 등이 필요하다. 따라서, 프레임 당 3개의 칼라들이어야 한다. 이로 인해, 상술된 PWM 체계는 각 칼라 당 1회씩 프레임 당 3번 구현되어야 한다. 그 후 LSB 타임은 1/30 × 1/3 × 1/255 = 43.5 마이크로세컨드이다. 2,359,296개의 픽셀들은 로드되어야만 한다. 다른 구성은 각각 특정한 칼라에 전용되는 3개의 공간 광 변조기를 갖고 있어서, 각 디바이스의 프레임 당 칼라들의 수를 1로 감소시킨다. 이것은 130.5 마이크로세컨드의 프레임 타임을 갖는다.
데이터 레이트는 다음과 같이 계산되는데,
여기에서, R은 로우(row)들의 수이고, C는 칼럼(column)들의 수이다. 그 후 상술된 시스템의 데이터 레이트는 (2048 × 1152) / 43.5 마이크로세컨드, 또는 초당 54.2 기가 비트이다.
각 칼럼 당 2개의 칼럼 드라이버를 사용하여 데이터 레이트를 1/2로 감소시키는 등의 조절 방법을 이용하여 데이터 레이트를 저하시킬 수 있다. 사용된 디바이스가 128 입력 핀들을 갖는 경우, 칼럼들은 각 시프트 레지스터가 아무리 넓더라도 데이터 레이트를 다시 낮출 수 있는 시프트 레지스터를 사용하도록 그룹화될 수 있다. 다중화된 메모리 구조의 장점들 중 하나는 LSB 타임 내에 로드되는 메모리셀들의 수를 줄임으로써, 피크 데이터 레이트를 상당히 감소시킨다는 것이다.
그러나, 다중화된 메모리 구조를 사용하는데 있어서의 최대 단점은 입력 데이터 레이트를 최소화시키기 위해 제조 공정 이전에 각 디바이스에 대하여 다음과 같은 팬아웃이 설정된다는 점인데,
여기에서, n은 강도 비트들의 수이다. 다중화된 메모리 구조의 메모리셀(10) 및 그에 할당된 픽셀 소자들(12a, 12b, 12c 및 12d)의 일례가 제1도에 도시되어 있다. 도시된 실시예는 4인 팬아웃(4-비트 시스템)에 대한 것으로, 팬아웃은 메모리셀 당 픽셀들의 수이다. 상이한 강도 레벨을 갖는 다른 응용 분야에 세트의 팬아웃을 갖는 디바이스를 사용하면 피크 데이터 레이트가 증가된다. 피크 데이터 레이트의 증가는, 새로운 레벨의 팬아웃을 디바이스의 팬아웃으로 나눈 값에, 팬아웃에 대한 적절한 강도 레벨을 사용할 때의 디바이스의 데이터 레이트를 곱한 값에 의해 결정된다.
예를 들어, 데이터 레이트가 10.9 MHz이고 팬아웃이 11(64 강도 레벨의 팬아웃은 10.5를 반올림한 것임)인 칩이 256개의 강도 레벨들을 필요로 하는 시스템용으로 사용될 수 있다. 256개의 강도 레벨들(255 + 오프 상태)의 디바이스용 최적 팬아웃은 28- 1 또는 255를 8로 나눈 값으로, 31이 된다. 그 후 새로운 데이터 레이트는 31(새로운 팬아웃) / 11(과거의 팬아웃) × 10.9 MHz = 30.7 MHz가 된다. 이하의 표에 있는 다른 계산들을 보면, 한 세트의 팬아웃을 갖고 있는 디바이스를 사용하는 것이 다른 응용 분야에 적합하지 않은 이유를 쉽게 알 수 있다.
디바이스의 팬아웃 = 11 (64 강도 레벨)
새로운 데이터 레이트 = (최적 팬아웃 / 디바이스의 팬아웃)
× 최적 팬아웃 데이터 레이트
180 Hz 입력 레이트인 1 공간 광 변조기 2048 × 1152
128 입력 핀
그러나, 메모리셀 및 그에 할당된 픽셀 사이에 추가의 회로를 이용하면, 세트 팬아웃을 갖는 디바이스가 데이터 레이트의 극적인 증가없이도 새로운 응용 분야에서 사용될 수 있다. 이러한 일례가 제3도에 도시되어 있으며, 제3a도의 타이밍도를 참조하면 쉽게 이해될 수 있다.
제3도에서, 데이터 입력 버스(14)는 (LSB 다음의) 비트 1에 대한 데이터를 주 메모리셀 또는 데이터 래치(16)에 전송한다. 이것은 제3a도의 타이밍도의 제1 라인에서 알 수 있다. 비트 1이 모든 메모리셀 각각에 로드된 후에, 2개의 제어신호들이 발생한다. 먼저, 섀도우 전송 신호(22)가 제3a도의 제2 라인에 도시되어 있다. 이것은 데이터를 주 메모리셀로부터 보조 또는 섀도우 메모리셀(18)에 전송한다. 예를 들어, 이것이 데이터 래치라고 가정되면, 이것은 데이터를 저장할 수 있고 클리어될 수 있는 소정 타입의 회로를 포함할 수 있다. 또한, 이것은 전극들, 또는 픽셀들(20a-20k)(팬아웃이 11인 경우)의 다른 활성 회로에 데이터를 전송한다. 전극 상태가 제3a도의 제3 라인에 도시되어 있다. 제2 제어 신호는 제3a도의 제4 라인에 도시된 픽셀 전송 신호이다. 그 후 픽셀은 제3a도의 제4 라인에 도시된 픽셀 전송 신호에 응답하여 비트 1 데이터를 디스플레이하도록 조절된다. 전송 신호의 시퀀싱 및 점선에 의해 둘러싸인 영역의 데이터의 이등에 대한 플로우차트는 제3b도에 도시되어 있다.
동일한 프로세스가 LSB인 비트 0에 대해 반복된다. 그러나, 섀도우 메모리는 제3a도의 제6 라인에 도시된 신호(24)에 의해, 보조 메모리로부터 분리되어 클리어된다. 이것은 픽셀 전송 신호가 인가될 때 픽셀을 오프 상태로 설정한다. 이 경우에, 섀도우 클리어 및 픽셀 전송 신호의 타이밍은 비트 0의 디스플레이 시간이 비트 1의 디스플레이 시간의 1/2이 되도록 한다. 제2 점선에 의해 둘러싸인 타이밍 도의 일부에 대한 플로우차트는 제3c도에 도시되어 있다.
LSB 디스플레이 시간동안 보조 메모리를 클리어하면, 디바이스가 로드되는 데에 LSB 디스플레이 시간보다 더 많은 시간이 제공된다. 비트 0이 클리어 가능한 비트로 기술되어 있는데, 이것은 그의 디스플레이 시간이 로드 시간보다 적다는 것을 의미한다. 예를 들어, LSB인 비트 0이 통상의 디스플레이 시간이 지난 후에 클리어되고, 다음 섀도우 전송 신호가 다른 LSB 타임 동안 입력되지 않았다면, 디바이스의 로드 시간은 효율적으로 2배가 된다. 프레임의 1/255에 디바이스를 로드하는 대신, 디바이스는 1/128의 프레임에 로드될 수 있다.
이 프로시져는 비트들을 상이하게 식별함으로써 다중화된 메모리 구조에 적용된다. 강도 비트 n 대신, 새로운 2가지 타입의 비트들 -로드 시간이 디스플레이 시간 이하인 정수 비트들인 I 비트 및 클리어 가능한 비트들인 C 비트- 이 있다. 팬아웃의 계산은 다음과 같다:
이것은 최적 팬아웃이 아닌 디바이스의 새로운 데이터 레이트를 계산하기 위해 표 I에서 사용된 비율을 낮춘다. 다음의 표는 시스템의 강도 비트 및 유효 비트의 수를 나타낸다.
디바이스의 팬아웃 = 11
새로운 데이터 레이트 = (최적 팬아웃 / 디바이스의 팬아웃)
× 최적 팬아웃 데이터 레이트
1 공간 광 변조기 2048 × 1152
128 데이터 핀
상술된 바와 같이, 하나의 클리어 가능한 비트를 사용하여 8 및 9 유효 비트들에 대해 데이터 레이트를 절반으로 효율적으로 자를 수 있다. 제2의 클리어 가능한 비트를 사용하여 데이터 레이트를 거의 2인 다른 팩터만큼 감소시킨다. 디바이스의 팬아웃이 16이면, 1개의 클리어 가능한 비트를 사용하는 8개의 유효 비트들은 디바이스가 8 강도 비트로 제조된 경우와 동일한 데이터 레이트를 가진다. 7개의 정수 비트 및 1개의 클리어 가능한 비트에 대한 최적 팬아웃은 27-l+l, 즉 128을 8로 나눈 16이 된다. 게다가, 디바이스가 14인 팬아웃을 가지면, 7개의 정수 비트들 및 2개의 클리어 가능한 비트들을 사용하는 9개의 유효 비트들에 대한 데이터 레이트는 디바이스가 9개의 비트들에 대한 팬아웃으로 제조된 경우와 동일하다.
다중화된 메모리 구조의 감소된 메모리 요구 사항 및 데이터 레이트 관계를 사용할 수 있는 능력은 시스템의 비용을 낮게 하고, 고속 동작을 가능하게 한다. 게다가, 다중화된 메모리 구조를 사용하여 평균 데이터 레이트를 피크 데이터 레이트에 거의 도달하거나 동일하게 하여서, 비싼 고속 프로세서들을 필요로 하지 않는다. 그러나, 다중화된 메모리 구조의 한계는 강도 비트들의 일정한 수에 해당되는 팬아웃에 좌우된다.
상술된 바와 같이, 상술된 로딩 체계와 관련하여, 메모리 요구 사항을 2배로 하는 동시에, 여분의 메모리셀을 사용하여, 세트 팬아웃을 가진 디바이스가 상이한 강도 레벨을 필요로 하는 응용 분야에서 사용될 수 있게 한다. 다중화된 메모리 구조가 픽셀 어레이 당 한 메모리셀의 메모리 요구 사항을 4인 팩터만큼 감소시키기 때문에, 메모리 요구 사항을 2배로 하는 것은 큰 문제가 되지 않는다. 따라서, 메모리 요구 사항이 증가하더라도, 픽셀 시스템 당 한 메모리셀인 경우의 디바이스에비해 그 디바이스는 미비하다.
따라서, 적합한 다중화된 메모리 구조의 공간 광 변조기의 특정한 실시예들에 대해 지금까지 기술하였지만, 이 설명은 단지 예에 불과하고, 제한적 의미로 해석되지 않고, 첨부된 특허 청구 범위에 속하는 것으로 해석되어야 한다.
제1도는 다중화된 메모리 구조의 메모리셀 및 그에 할당된 픽셀 소자들의 예를 도시한 블럭도.
제2도는 섀도우 셀을 갖고 있는 다중화된 메모리 구조의 메모리셀 및 그에 할당된 픽셀 소자들의 예를 도시한 블럭도.
제3도는 섀도우 셀을 갖고 있는 다중화된 메모리 구조의 메모리셀 및 그에 할당된 픽셀 소자들에 대한 타이밍도.
도면의 주요부분에 대한 부호의 설명
14 : 데이터 입력 버스
16 : 데이터 래치
18 : 섀도우 메모리셀
22 : 섀도우 전송 신호

Claims (8)

1. 개선된 데이터 로딩을 하는 공간 광 변조기에 있어서,
a. 개별적으로 어드레스할 수 있는 픽셀들의 어레이;
상기 각 픽셀은,
ⅰ. 입사광을 수신하기 위한 활성 영역(active area), 및
ⅱ. 상기 활성 영역이 상기 입사광을 수정하게 하는 데이터를 수신하는 활성화 회로(activation circuitry)
를 포함함- ;
b. 상기 픽셀들과 전기 접속된 메모리셀들 -적어도 2개의 독립적인 픽셀들은 각 메모리셀에 접속됨-; 및
c. 상기 메모리셀과 상기 픽셀들 사이에 배치되어, 상기 활성화 회로 앞에 있는 상기 메모리셀로부터 상기 데이터를 수신하고 상기 메모리셀이 새로운 데이터를 수신할 수 있게 해주며 독립적인 제어 신호를 수신할 수 있는 부가적인 회로를 포함하는 것을 특징으로 하는 공간 광 변조기.
제1항에 있어서, 상기 픽셀들은 디지탈 미러 디바이스인 것을 특징으로 하는 공간 광 변조기.
제1항에 있어서, 상기 픽셀들은 액정셀인 것을 특정으로 하는 공간 광 변조기.
제1항에 있어서, 상기 픽셀들은 작동 미러 어레이(actuated mirror array)인 것을 특징으로 하는 공간 광 변조기.
제1항에 있어서, 상기 활성화 회로는 적어도 하나의 전극인 것을 특징으로 하는 공간 광 변조기.
제1항에 있어서, 상기 활성화 회로는 적어도 하나의 커패시티인 것을 특징으로 하는 공간 광 변조기.
제1항에 있어서, 상기 부가적인 회로는 데이터 래치인 것을 특징으로 하는 공간 광 변조기.
공간 광 변조기의 개선된 데이터 로딩 방법에 있어서,
a. 메모리셀들의 어레이에 제1 데이터 신호를 송신하는 단계 -상기 각 메모리셀에는 상기 공간 광 변조기의 적어도 2개의 독립적인, 개별적으로 어드레스할 수 있는 픽셀들이 할당되어 있음-;
b. 상기 메모리셀들의 어레이에서 상기 제1 데이터 신호를 수신하는 단계;
c. 상기 메모리셀들 각각이 상기 제1 데이터 신호를 제2 메모리셀에 전송하게 하는 전송 제어 신호를 상기 메모리셀 어레이에 송신하는 단계;
d. 각각의 상기 픽셀에서 상기 제1 데이터 신호를 상기 제2 메모리셀로부터 활성 회로에 송신하는 단계;
e. 상기 픽셀이 상기 제1 데이터 신호에 응답하게 하는 제2 제어 신호를 송신하는 단계; 및
f. 상기 제1 메모리셀에서 제2 데이터 신호를 수신하는 동안, 상기 픽셀들 중 선택된 픽셀들이 상기 제1 데이터 신호에 응답하는 것을 정지시키는 제3 제어 신호를 선택적으로 송신하는 단계를 포함하는 것을 특징으로 하는 개선된 데이터 로딩 방법.
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