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KR100318272B1 - 반도체 소자의 미세 패턴 형성방법 - Google Patents

반도체 소자의 미세 패턴 형성방법 Download PDF

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KR100318272B1 KR1019990060294A KR19990060294A KR100318272B1 KR 100318272 B1 KR100318272 B1 KR 100318272B1 KR 1019990060294 A KR1019990060294 A KR 1019990060294A KR 19990060294 A KR19990060294 A KR 19990060294A KR 100318272 B1 KR100318272 B1 KR 100318272B1
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Abstract

본 발명은 라인과 같은 패턴의 선폭 제어가 용이한 반도체 소자의 미세 패턴 형성방법을 개시하며, 개시된 본 발명의 반도체 소자의 미세 패턴 형성방법은, 반도체 기판 상에 패터닝용 박막, 하드 마스크막, 실리콘막 및 산화막을 차례로 형성하는 단계; 상기 실리콘막을 노출시키는 콘택홀이 형성되도록, 상기 산화막을 패터닝하는 단계; 상기 콘택홀의 측벽에 스페이서를 형성하는 단계; 상기 콘택홀에 의해 노출된 실리콘막 부분에 실리콘 에피층을 성장시키는 단계; 상기 스페이서 및 산화막을 제거하는 단계; 상기 실리콘 에피층을 마스크로해서 상기 실리콘막과 하드 마스크막을 식각하는 단계; 및 상기 하드 마스크막을 마스크로해서, 상기 패터닝용 박막을 식각하는 단계를 포함하여 이루어진다.

Description

반도체 소자의 미세 패턴 형성방법{METHOD FOR FORMING FINE PATTERN OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 미세 패턴 형성방법에 관한 것으로, 보다 상세하게는, 라인과 같은 패턴의 선폭 제어가 용이한 반도체 소자의 미세 패턴 형성방법에 관한 것이다.
종래의 미세 패턴 형성방법은, 단순히, 축소 노광 장치에서 사용되는 광원을 짧은 파장의 것을 선택하는 방법으로 진행되어 왔다. 예를들어, 종래에는 지-라인 (G-line : λ=435㎚) 또는 아이-라인(I-line : λ=365㎚)의 광원이 주로 사용되어 왔는데, 상기한 광원들을 이용한 축소 노광 장치는 그 분해능이 고집적 소자에서 요구되는 미세 선폭의 패턴을 형성할 수 없으므로, 최근에는 축소 노광 장치의 광원으로서 케이알에프(KrF : λ=248㎚) 또는 에이알에프(ArF : λ=193㎚) 등을 이용하게 되었고, 더 나아가, 전자빔, 이온빔 및 X-ray와 같은 비광학적 광원도 이용하게 되었다.
그러나, 상기한 방법은 그 적용 범위가 넓어지기는 하겠지만, 장비에 소요되는 투자 비용이 크므로, 그 이용에 어려움이 있다.
한편, 상기한 방법 이외에, 식각 마스크로 이용되는 감광막을 플로우시키거나 또는 에슁(ashing)시켜, 최종적으로 얻게 되는 패턴의 폭을 줄이는 방법도 이용되고 있다.
먼저, 전자의 방법은, 도 1a에 도시된 바와 같이, 도전막(1) 상에 개구부를 갖는 감광막 패턴(2)을 형성하고, 그런다음, 도 1b에 도시된 바와 같이, 소정 온도에서 상기 감광막 패턴을 플로우시켜, 감소된 개구부 폭을 갖는 감광막 패턴(2a)을 형성시킴으로써, 후속에서 상기 감광막 패턴(2a)을 마스크로하는 식각 공정을 통해얻어지는 패턴의 폭이 감소되도록 한다. 여기서, 도면부호 A는 초기 개구부의 폭을 나타내고, B는 플로우에 의해 감소된 개구부의 폭을 나타낸다.
후자의 방법은, 도 2a에 도시된 바와 같이, 도전막(1) 상에 감광막 패턴(12)을 형성하고, 그런다음, 도 2b에 도시된 바와 같이, O2가스를 이용한 에슁 공정을 통해 감광막 패턴(12a)의 폭을 감소시킴으로써, 상기 감소된 폭을 갖는 감광막 패턴(12a)을 마스크로 하는 식각 공정을 통해 얻어지는 패턴의 폭이 감소되도록 한다. 여기서, 도면부호 A는 초기 감광막 패턴의 폭을 나타내고, B는 에슁에 의해 감소된 감광막 패턴의 폭을 나타낸다.
그러나, 감광막의 플로우를 이용하는 방법은 널리 이용되는 방법이며, 아울러, 그 신뢰성이 우수하기는 하지만, 콘택홀 이외의 패턴, 예를들어, 라인과 같은 패턴을 형성하는데는 그 적용이 곤란한 문제점이 있고, 그리고, 감광막의 에슁을 이용하는 방법은 라인과 같은 패턴을 형성하는데는 적용 가능하지만, 에슁에 의해 얻어지는 감광막 패턴의 폭의 제어가 어려움은 물론, 에슁에 의해 얻어지는 감광막 패턴의 두께가 얇아지는 것에 기인하여 후속의 식각 공정이 안정하지 못하다는 문제점이 있다. 결과적으로, 라인과 같은 패턴을 형성하기 위한 종래의 방법은 현재로서는 선폭의 제어가 어려우며, 아울러, 그 재현성이 나쁘다는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 라인과 같은 패턴의 선폭 제어가 용이한 반도체 소자의 미세 패턴 형성방법을 제공하는데,그 목적이 있다.
도 1a 및 도 1b는 종래 기술에 따른 미세 패턴 형성방법을 설명하기 위한 단면도.
도 2a 및 도 2b는 종래 다른 기술에 따른 미세 패턴 형성방법을 설명하기 위한 단면도.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 미세 패턴 형성방법을 설명하기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
21 : 반도체 기판 22 : 패터닝용 박막
22a : 라인 패턴 23 : 하드 마스크막
24 : 실리콘막 25 : 산화막
26 : 감광막 패턴 27 : 콘택홀
28 : 스페이서 29 : 실리콘 에피층
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 미세 패턴 형성방법은, 반도체 기판 상에 패터닝용 박막, 하드 마스크막, 실리콘막 및 산화막을 차례로 형성하는 단계; 상기 실리콘막을 노출시키는 콘택홀이 형성되도록, 상기 산화막을 패터닝하는 단계; 상기 콘택홀의 측벽에 스페이서를 형성하는 단계; 상기 콘택홀에 의해 노출된 실리콘막 부분에 실리콘 에피층을 성장시키는 단계; 상기 스페이서 및 산화막을 제거하는 단계; 상기 실리콘 에피층을 마스크로해서 상기 실리콘막과 하드 마스크막을 식각하는 단계; 및 상기 하드 마스크막을 마스크로해서, 상기 패터닝용 박막을 식각하는 단계를 포함하여 이루어진다.
본 발명에 따르면, 스페이서 및 선택적 에피텍셜 성장법을 이용하여 선폭의 제어가 가능한 하드 마스크막을 형성시킬 수 있기 때문에, 상기 하드 마스크막을 식각 마스크로하는 식각 공정을 통해 미세 선폭을 갖는 라인 패턴을 형성할 수 있고, 아울러, 상기 라인 패턴 형성의 재현성을 향상시킬 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 미세 패턴 형성방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 3a에 도시된 바와 같이, 반도체 기판(21) 상에 패터닝용 박막(22)을 형성하고, 그런다음, 상기 패터닝용 박막(22) 상에 순차적으로 하드마스크막(23), 박막의 실리콘막(24) 및 산화막(25)을 각각 500 내지 2,000Å, 100 내지 300Å, 그리고, 1,000 내지 3,000Å 두께로 형성한다. 여기서, 상기 패터닝용 박막(22)은 목적에 따라 그 재질이 결정되며, 본 발명의 실시예에서는 폴리실리콘막으로 형성된다. 그리고, 상기 박막의 실리콘막(24)은 폴리실리콘막 또는 비정질실리콘막 중에서 선택되는 하나의 막으로 형성하며, 아울러, 후속의 실리콘 에피층의 형성시에 실리콘의 성장 시드(seed)로서 이용한다.
그 다음, 도 3b에 도시된 바와 같이, 상기 산화막(25) 상에 개구부를 갖는 감광막 패턴(26)을 형성하고, 그런다음, 노출된 산화막 부분을 식각하여, 상기 실리콘막(24)을 노출시키는 콘택홀(27)을 형성한다.
다음으로, 도 3c에 도시된 바와 같이, 감광막 패턴을 제거한 상태에서, 콘택홀(27)을 포함한 산화막(25) 상에 절연막을 증착하고, 그런다음, 상기 절연막을 에치백하여 상기 콘택홀(27)의 양 측벽에 스페이서(28)를 형성한다. 여기서, 상기 스페이서(28)는 최종적으로 얻게 되는 미세 패턴의 선폭을 결정하게 되므로, 그 두께 조절이 요구되고, 본 발명의 실시예에서는 100 내지 1,000Å 두께로 증착함이 바람직하다.
계속해서, 도 3d에 도시된 바와 같이, 희석된 HF 용액을 이용하여 노출된 실리콘막 부분을 세정하고, 그런다음, 선택적 에피텍셜 성장법을 이용해서, 세정된 실리콘막 부분 상에 실리콘 에피층(29)을 성장시킨다. 여기서, 상기 실리콘 에피층(29)의 성장 두께는 산화막(25) 보다 낮은 두께, 예를들어, 500 내지 2,000Å 두께로 형성한다.
다음으로, 도 3e에 도시된 바와 같이, 스페이서 및 산화막을 소정 용액, 예를들어, 희석된 HF용액을 이용하여 제거하고, 그런다음, 실리콘 에피층(29)을 마스크로하는 반응이온식각을 수행해서, 실리콘막(24) 및 하드 마스크막(23)을 식각한다.
그리고나서, 도 3f에 도시된 바와 같이, 식각된 하드 마스크막(23)을 마스크로하는 식각 공정으로 그 하부의 패터닝용 박막을 식각해서, 미세 선폭을 갖는 라인 패턴(22a)을 형성한다. 여기서, 상기 패터닝용 박막의 식각시, 하드 마스크막(23) 상에 잔류되어 있는 실리콘 에피층 및 실리콘층도 함께 식각·제거된다.
한편, 상기 실리콘 에피층 및 실리콘막은 상기 패터닝용 박막의 식각시에 함께 제거되지만, 경우에 따라서, 상기 하드 마스크막(23)의 식각 후, 상기 패터닝용 박막의 식각 이전에 제거시킬 수도 있다.
상기에서, 라인 패턴(22a)은 포토 공정에 의해 구현되는 패턴의 폭 보다 더 좁은 폭의 하드 마스크막을 이용한 식각 공정으로 얻어지므로, 본 발명을 이용할 경우, 포토 공정에 의해 얻을 수 없는 임계 치수 이하의 폭을 갖는 라인 패턴을 형성할 수 있다. 또한, 식각 장벽으로서 기능하는 하드 마스크막의 두께를 그대로 유지시킬 수 있기 때문에, 식각 공정의 안정화를 얻을 수 있다.
이상에서와 같이, 본 발명은 콘택홀의 양 측벽에 스페이서를 형성시키는 것에 의해 라인 패턴의 선폭을 감소시킬 수 있고, 아울러, 절연막의 증착 두께에 따라 상기 라인 패턴의 선폭 제어를 용이하게 수행할 수 있다.
따라서, 포토 공정에 의해 구현할 수 없는 미세 선폭의 라인 패턴 형성이 가능하며, 아울러, 상기 라인 패턴 형성의 재현성을 높일 수 있고, 결과적으로, 고집적 소자의 제조에 매우 유리하게 적용할 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (9)

  1. 반도체 기판 상에 패터닝용 박막, 하드 마스크막, 실리콘막 및 산화막을 차례로 형성하는 단계;
    상기 실리콘막을 노출시키는 콘택홀이 형성되도록, 상기 산화막을 패터닝하는 단계;
    상기 콘택홀의 측벽에 스페이서를 형성하는 단계;
    상기 콘택홀에 의해 노출된 실리콘막 부분에 실리콘 에피층을 성장시키는 단계;
    상기 스페이서 및 산화막을 제거하는 단계;
    상기 실리콘 에피층을 마스크로해서 상기 실리콘막과 하드 마스크막을 식각하는 단계; 및
    상기 하드 마스크막을 마스크로해서, 상기 패터닝용 박막을 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  2. 제 1 항에 있어서, 상기 실리콘막은 폴리실리콘막 또는 비정질실리콘막 중에서 선택된 하나의 막인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  3. 제 1 항에 있어서, 상기 하드 마스크막은 500 내지 2,000Å 두께로 형성하고, 상기 실리콘막은 100 내지 300Å 두께로 형성하며, 상기 산화막은 1,000 내지3,000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  4. 제 1 항에 있어서, 상기 스페이서를 형성하는 단계는,
    상기 콘택홀을 포함한 상기 산화막 상에 100 내지 1,000Å 두께로 절연막을 증착하는 단계; 및 상기 절연막을 에치백하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  5. 제 1 항에 있어서, 상기 스페이서를 형성하는 단계와 상기 실리콘 에피층을 성장시키는 단계 사이에,
    노출된 실리콘막의 표면을 세정하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  6. 제 5 항에 있어서, 상기 세정은 희석된 HF 용액으로 수행하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  7. 제 1 항에 있어서, 상기 실리콘 에피층은 500 내지 2,000Å 두께로 성장시키는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  8. 제 1 항에 있어서, 상기 하드 마스크막을 식각하는 단계 후, 상기 실리콘 에피층 및 실리콘막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  9. 제 1 항에 있어서, 상기 패터닝용 박막을 식각하는 단계시, 상기 실리콘 에피층과 실리콘막을 함께 식각하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
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