KR100308069B1

KR100308069B1 - Bootstrapping circuit

Info

Publication number: KR100308069B1
Application number: KR1019980028739A
Authority: KR
Inventors: 구철희
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 1998-07-15
Filing date: 1998-07-15
Publication date: 2001-10-19
Also published as: KR20000008775A

Abstract

본 발명은 반도체 메모리소자의 부트스트랩핑 회로에 관한 것으로, 특히 입력신호를 일정시간 지연시켜 전달하는 지연수단과; 상기 입력신호의 전위레벨에 따라 동작이 제어되어 고전위레벨 전원전압을 출력단에 전달하는 풀-업수단과; 상기 지연수단을 거쳐 일정시간 지연된 신호에 따라 동작이 제어되어 저전위레벨 접지전압을 출력단에 전달하는 풀-다운수단과; 상기 지연수단의 출력에 따라 동작이 제어되며, 상기 풀-업수단의 벌크단 전위를 가변시켜 출력단에 고전압을 발생시키는 고전압 발생수단을 구비하므로써, 설계시 요구되는 트랜지스터의 수를 줄여 전체 레이-아웃 면적을 감소시킨 부트스트랩핑 회로에 관한 것이다.The present invention relates to a bootstrapping circuit of a semiconductor memory device, and in particular, delay means for delaying and transmitting an input signal for a predetermined time; Pull-up means for controlling the operation according to the potential level of the input signal to transfer a high potential level power supply voltage to an output terminal; Pull-down means for controlling the operation according to a signal delayed for a predetermined time through the delay means to transmit a low potential level ground voltage to an output terminal; The operation is controlled in accordance with the output of the delay means, and the high voltage generating means for generating a high voltage at the output stage by varying the bulk stage potential of the pull-up means, thereby reducing the number of transistors required in the design and reducing the overall layout. A bootstrapping circuit with reduced area is provided.

Description

Bootstrapping circuit

본 발명은 반도체 메모리소자의 부트스트랩핑 회로에 관한 것으로, 보다 상세하게는 전원전압 인가단에 연결된 풀-업 트랜지스터의 벌크단 전압을 가변시켜 고전압을 발생시키도록 트랜지스터의 수를 줄여 구성하므로써, 설계시 요구되는 레이-아웃 면적을 감소시킨 부트스트랩핑 회로에 관한 것이다.The present invention relates to a bootstrapping circuit of a semiconductor memory device, and more particularly, by reducing the number of transistors to generate a high voltage by varying the bulk voltage of the pull-up transistor connected to the power supply voltage applying stage, The present invention relates to a bootstrapping circuit which reduces the required lay-out area.

일반적으로, N채널 모스 트랜지스터를 셀 트랜지스터로 사용하게 되는데, 그러면 그 게이트전압이 소오스전압보다 문턱전위(threshold voltage : Vt) 이상 높아야지 턴-온된게 된다. 그런데, 디램(DRAM)에 인가되는 최대전압은 외부 전원전압(Vcc)이므로, 상기 N채널 모스 트랜지스터를 통해 소자 내부로 전달되는 전압은 최대 Vcc-Vt가 되어, 문턱전위 손실(Vt drop)이 뒤따른다.In general, an N-channel MOS transistor is used as a cell transistor, and the gate voltage thereof is turned on when the gate voltage is higher than the source voltage by more than a threshold voltage (Vt). However, since the maximum voltage applied to the DRAM is the external power supply voltage Vcc, the voltage transferred to the inside of the device through the N-channel MOS transistor becomes the maximum Vcc-Vt, and the threshold potential loss Vt drop is followed. Follow.

따라서, 메모리 셀 또는 비트라인으로 충분한 전원전압(full Vcc)을 리드 및 라이트하기 위해서는 셀 트랜지스터의 게이트에 Vcc + Vtn(N채널 모스 트랜지스터의 문턱전위) 이상의 전압을 인가하여야만 한다.Therefore, in order to read and write a sufficient power supply voltage (full Vcc) to the memory cell or the bit line, a voltage of Vcc + Vtn (threshold potential of the N-channel MOS transistor) must be applied to the gate of the cell transistor.

상기한 고전압(Vcc + Vtn 이상의 전압)을 발생시키기 위한 방법으로, 라스바(/RAS)신호에 의해 메모리소자가 동작을 시작하는 순간에 펄스에 의해 고전압을 발생하는 부트스트랩핑 회로(bootstrapping circuit)를 주로 사용한다.A bootstrapping circuit which generates a high voltage by a pulse at the moment when a memory device starts operation by a ras (/ RAS) signal as a method for generating the high voltage (voltage above Vcc + Vtn). Mainly used.

도 1 은 종래에 사용된 부트스트랩핑 회로도를 나타낸 것으로, 전하보존 법칙을 그 원리로 이용한다.Figure 1 shows a conventional bootstrapping circuit diagram, using the charge retention law as its principle.

실질적으로는 워드라인의 길이가 길어서 기생용량이 매우 크기 때문에, 높은 전압의 큰 전하량을 공급해 주어야만 빠른 시간내에 전체 워드라인을 Vcc + Vt로 상승시킬 수 있게 된다. 단 한번의 부트스트랩핑(bootstrapping)으로 큰 전하량을 높은 전압으로 상승시키는 것은 전력소모가 클 뿐만 아니라, 피크 노이즈(peak noise)도 발생하기 때문에, 상기 도 1 에 도시된 부트스트랩핑 회로와 같이 다단으로 부트스트랩핑을 행하게 된다. 이는 물론 번-인 테스트(burn-in test)시 스트레스를 줄이기 위한 목적도 있다.In practice, since the word lines are long in length, the parasitic capacitance is very large, so that a large amount of charge at a high voltage can be supplied to raise the entire word line to Vcc + Vt in a short time. Increasing a large amount of charge to a high voltage in a single bootstrapping not only consumes a lot of power, but also generates peak noise, so that it is multistage like the bootstrapping circuit shown in FIG. Bootstrapping will occur. This is, of course, aimed at reducing stress during the burn-in test.

상기 도 1 에 도시된 부트스트랩핑 회로의 동작원리는 라스바(/RAS)신호가 디스에이블되는 천이시간(즉, 프리차지시간)을 이용하여 신호(XPRE)를 ‘하이’로 하여두고, 이후 상기 라스바(/RAS)신호가 액티브되는 천이시간을 이용하여 메인 부트스트랩핑을 행하여 최종 출력신호(RX)로 고전압을 출력한다.The operation principle of the bootstrapping circuit shown in FIG. 1 is to set the signal XPRE to 'high' by using a transition time (ie, precharge time) when the ras (/ RAS) signal is disabled, and then The main bootstrapping is performed by using the transition time at which the ras (/ RAS) signal is activated to output a high voltage as the final output signal RX.

그런데, 종래의 부트스트랩핑 회로는 도 1 에 도시된 바와 같이 게이트수가 매우 많이 요구되기 때문에, 회로 설계시 차지하는 면적이 상당히 커지는 문제점이 발생한다.However, since the conventional bootstrapping circuit requires a very large number of gates as shown in FIG. 1, a problem arises in that the area occupied by the circuit design becomes quite large.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 적은 수의 트랜지스터를 사용해 회로를 구성하므로써, 레이-아웃 설계시 차지하는 면적을 대폭 감소시킨 부트스트랩핑 회로를 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to provide a bootstrapping circuit which greatly reduces the area occupied in the layout design by constructing a circuit using a small number of transistors.

도 1 은 종래에 사용된 부트스트랩핑 회로도1 is a conventional bootstrapping circuit diagram

도 2 는 본 발명에 따른 부트스트랩핑 회로도2 is a bootstrapping circuit diagram according to the present invention;

도 3 은 도 2 에 도시된 부트스트랩핑 회로 각부의 신호 파형도3 is a signal waveform diagram of each part of the bootstrapping circuit shown in FIG.

도 4 는 도 2 에 도시된 부트스트랩핑 회로의 동작 타이밍도4 is an operation timing diagram of the bootstrapping circuit shown in FIG.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10: 지연수단 20: 고전압 발생수단10: delay means 20: high voltage generating means

상기 목적을 달성하기 위하여, 본 발명에 의한 부트스트랩핑 회로는 입력신호를 일정시간 지연시켜 전달하는 지연수단과,In order to achieve the above object, the bootstrapping circuit according to the present invention comprises delay means for delaying and transmitting the input signal for a predetermined time;

상기 입력신호의 전위레벨에 따라 동작이 제어되어 고전위레벨 전원전압을 출력단에 전달하는 풀-업수단과,Pull-up means for controlling the operation according to the potential level of the input signal to transfer a high potential level power supply voltage to an output terminal;

상기 지연수단을 거쳐 일정시간 지연된 신호에 따라 동작이 제어되어 저전위레벨 접지전압을 출력단에 전달하는 풀-다운수단과,Pull-down means for controlling the operation according to the signal delayed for a predetermined time through the delay means for transmitting a low potential level ground voltage to the output terminal;

상기 지연수단의 출력에 따라 동작이 제어되며, 상기 풀-업수단의 벌크단 전위를 가변시켜 출력단에 고전압을 발생시키는 고전압 발생수단을 구비하는 것을 특징으로 한다.Operation is controlled in accordance with the output of the delay means, characterized in that it comprises a high voltage generating means for generating a high voltage at the output terminal by varying the bulk terminal potential of the pull-up means.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2 는 본 발명에 따른 부트스트랩핑 회로도를 나타낸 것으로, 입력신호(in1)를 일정시간 지연시켜 전달하는 지연수단(10)과; 상기 입력신호(in1)의 전위레벨에 따라 동작이 제어되어 고전위레벨 전원전압(Vcc)을 출력단(out)에 전달하는 풀-업수단(MP1)과; 상기 지연수단(10)을 거쳐 일정시간 지연된 신호(in2)에 따라 동작이 제어되어 저전위레벨 접지전압(Vss)을 출력단(out)에 전달하는 풀-다운수단(MN1)과; 상기 지연수단(10)의 출력에 따라 동작이 제어되며, 상기 풀-업수단(MP1)의 벌크단(N1) 전위를 가변시켜 출력단(out)에 고전압(Vpp)을 발생시키는 고전압 발생수단(20)으로 구성된다.2 shows a bootstrapping circuit diagram according to the present invention, comprising: delay means (10) for delaying and transmitting an input signal (in1) for a predetermined time; Pull-up means (MP1) for controlling the operation according to the potential level of the input signal (in1) to transfer the high potential level power supply voltage (Vcc) to the output terminal (out); An operation controlled according to the signal in2 delayed by the delay means 10 to transfer the low potential level ground voltage Vss to the output terminal out; The operation is controlled according to the output of the delay means 10, the high voltage generating means 20 for generating a high voltage (Vpp) to the output terminal (out) by varying the potential of the bulk terminal (N1) of the pull-up means (MP1) It is composed of

상기 고전압 발생수단(20)은 상기 지연수단(10)의 출력신호(in2)가 게이트로 인가되며, 고전위레벨 전원전압(Vcc) 인가단과 상기 풀-업 수단(MP1)의 벌크단(N1) 사이에 연결된 N채널 모스 트랜지스터(MN2)와; 상기 지연수단(10)의 출력신호(in2)의 반전신호가 게이트로 인가되며, 상기 출력단(out)과 상기 풀-업 수단(MP1)의 벌크단(N1) 사이에 연결된 N채널 모스 트랜지스터(MN3)를 구비한다.The high voltage generating means 20 has an output signal in2 of the delay means 10 applied to a gate, and a high level power supply voltage Vcc applying stage and a bulk stage N1 of the pull-up means MP1. An N-channel MOS transistor MN2 connected therebetween; An inverted signal of the output signal in2 of the delay means 10 is applied to the gate and is connected between the output terminal out and the bulk terminal N1 of the pull-up means MP1. ).

그리고, 도 3 과 도 4 는 상기 도 2 에 도시된 부트스트랩핑 회로 각부의 신호 파형도 및 동작 타이밍도를 나타낸 것으로, 이하 이를 참조하며 상기 구성을 갖는 본 발명의 동작을 살펴보기로 한다.3 and 4 are signal waveform diagrams and operation timing diagrams of the respective bootstrapping circuits shown in FIG. 2, and the operation of the present invention having the configuration described above will be described below.

우선, 상기 지연수단(10)은 상기 입력신호(in1)가 ‘하이’에서 ‘로우’로 변할때에는 신호의 천이시간이 짧으며, 상기 입력신호(in1)가 ‘로우’에서 ‘하이’로 변할때에는 상기 도 3 에 ‘Dt’로 도시된 바와 같은 소정의 지연시간을 갖고 변화하기 때문에 신호의 천이시간이 길어지는 것을 특징으로 한다.First, the delay means 10 has a short transition time when the input signal in1 changes from 'high' to 'low', and the input signal in1 changes from 'low' to 'high'. In this case, the transition time of the signal is longer because it changes with a predetermined delay time as shown by 'Dt' in FIG. 3.

일단, 초기 입력신호(in1)가 ‘하이’로 되어 있으며, 풀-다운 트랜지스터(MN1)는 턴-온되고, 풀-업 트랜지스터(MP1)는 턴-오프되어 최종 출력단(out)의 전위는 접지전위(Vss)가 된다.First, the initial input signal in1 is 'high', the pull-down transistor MN1 is turned on, and the pull-up transistor MP1 is turned off so that the potential of the final output terminal out is grounded. It becomes potential Vss.

그런데, 상기 입력신호(in1)가 ‘하이’에서 ‘로우’로 변하면, 상기 풀-다운 트랜지스터(MN1)는 턴-오프되고, 풀-업 트랜지스터(MP1)는 턴-온된다. 또한, 고전압 발생수단(20)내의 제1 모스 트랜지스터(MN2)는 턴-오프되며, 제2 모스 트랜지스터(MN3)는 턴-온된다. 그결과, 최종 출력단(out)의 전위는 전원전압(Vcc)이 된다.However, when the input signal in1 changes from 'high' to 'low', the pull-down transistor MN1 is turned off and the pull-up transistor MP1 is turned on. In addition, the first MOS transistor MN2 in the high voltage generating means 20 is turned off and the second MOS transistor MN3 is turned on. As a result, the potential of the final output terminal out becomes the power supply voltage Vcc.

이 상태에서, 상기 입력신호(in1)가 다시 ‘로우’에서 ‘하이’로 바뀌어 입력되면, 상기 지연수단(10)의 동작특성에 따라 도 3 에 도시된 바와 같이 소정의 딜레이시간(Dt) 후 입력신호(in2)가 ‘하이’로 바뀌게 되므로, 입력신호(in1)가 천이되었음에도 불구하고 상기 딜레이시간(Dt) 동안에는 상기 지연수단(10)의 출력신호(in2)가 ‘로우’전위를 계속 유지하게 된다.In this state, when the input signal in1 is changed from 'low' to 'high' and input again, as shown in FIG. 3, after a predetermined delay time Dt according to the operation characteristic of the delay means 10. Since the input signal in2 changes to 'high', the output signal in2 of the delay means 10 keeps the 'low' potential during the delay time Dt even though the input signal in1 transitions. Done.

이에 따라, 고전압 발생수단(20)내의 제1 모스 트랜지스터(MN2)는 턴-오프된 상태를, 그리고 제2 모스 트랜지스터(MN3)는 턴-온된 상태를 유지하게 되어, 상기 풀-업 트랜지스터(MP1) 벌크단(N1)의 ‘하이’전위에 의해 출력단(out)이 부트스트랩핑되어, 상기 출력단(out)에 고전압(Vpp)이 유기된다(도 3 및 도 4 참조).Accordingly, the first MOS transistor MN2 in the high voltage generating means 20 is turned off and the second MOS transistor MN3 is turned on to maintain the turned-on transistor MP1. The output terminal out is bootstrapd by the 'high' potential of the bulk terminal N1, and a high voltage Vpp is induced at the output terminal out (see FIGS. 3 and 4).

상기 딜레이시간(Dt)의 경과 후, 지연수단(10)의 출력신호(in2)가 ‘하이’로 바뀌면, 풀-다운 트랜지스터(MN1)는 턴-온되고, 풀-업 트랜지스터(MP1)는 턴-오프된다. 또한, 고전압 발생수단(20)내의 제1 모스 트랜지스터(MN2)는 턴-온되고, 제2 모스 트랜지스터(MN3)는 턴-오프되어 출력단(out)의 전위가 접지전위(Vss)로 떨어지게 된다.After the delay time Dt has elapsed, when the output signal in2 of the delay means 10 changes to 'high', the pull-down transistor MN1 is turned on and the pull-up transistor MP1 is turned on. -Off. In addition, the first MOS transistor MN2 in the high voltage generating means 20 is turned on, and the second MOS transistor MN3 is turned off so that the potential of the output terminal out falls to the ground potential Vss.

이상에서 설명한 바와같이 본 발명에 따른 부트스트랩핑 회로에 의하면, 적은 수의 트랜지스터로 출력단의 전위를 부트스트랩핑 하는 것이 가능해져 회로의 설계가 용이할 뿐만 아니라, 설계시 요구되는 레이-아웃면적을 대폭 감소시킬 수 있는 매우 뛰어난 효과가 있다.As described above, according to the bootstrapping circuit according to the present invention, it is possible to bootstrap the potential of the output terminal with a small number of transistors, thereby facilitating the design of the circuit and reducing the layout area required for the design. There is a very good effect that can be greatly reduced.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the scope of the claims You will have to look.

Claims

Delay means for delaying and transmitting the input signal for a predetermined time;

Pull-up means for controlling the operation according to the potential level of the input signal to transfer a high potential level power supply voltage to an output terminal;

Pull-down means for controlling the operation according to the signal delayed for a predetermined time through the delay means for transmitting a low potential level ground voltage to the output terminal;

And a high voltage generating means for controlling the operation according to the output of the delay means and for generating a high voltage at the output stage by varying the bulk stage potential of the pull-up means.

The method of claim 1,

And said pull-up means comprises a P-channel MOS transistor.

The method of claim 1,

And said pull-down means comprises an N-channel MOS transistor.

The method of claim 1,

The high voltage generating means,

A first MOS transistor, the output signal of the delay means being applied to the gate, and connected between a high potential level power supply voltage supply stage and a bulk end of the pull-up means;

And a second MOS transistor connected between the output terminal and the bulk terminal of the pull-up means, to which a reversal signal of the output signal of the delay means is applied to the gate.

The method of claim 4, wherein

And the first and second MOS transistors are N-channel MOS transistors.