Nothing Special   »   [go: up one dir, main page]

KR100298162B1 - 수지봉지형반도체장치 - Google Patents

수지봉지형반도체장치 Download PDF

Info

Publication number
KR100298162B1
KR100298162B1 KR1019940020858A KR19940020858A KR100298162B1 KR 100298162 B1 KR100298162 B1 KR 100298162B1 KR 1019940020858 A KR1019940020858 A KR 1019940020858A KR 19940020858 A KR19940020858 A KR 19940020858A KR 100298162 B1 KR100298162 B1 KR 100298162B1
Authority
KR
South Korea
Prior art keywords
resin
semiconductor device
thickness
lead
semiconductor chip
Prior art date
Application number
KR1019940020858A
Other languages
English (en)
Other versions
KR950009988A (ko
Inventor
고지마아끼라
마끼노하루히꼬
오사와겐지
Original Assignee
이데이 노부유끼
소니 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이데이 노부유끼, 소니 가부시끼 가이샤 filed Critical 이데이 노부유끼
Publication of KR950009988A publication Critical patent/KR950009988A/ko
Application granted granted Critical
Publication of KR100298162B1 publication Critical patent/KR100298162B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1029—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being a lead frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

수지봉지형(樹脂封止型) 반도체 장치의 초박형화(超薄型化)를 도모한다.
리드 프레임(12)의 판 두께 D1내에 반도체 칩(13)을 배설하여 수지(14)로 봉지하고, 반도체 장치(11) 전체의 두께를 리드 프레임(12)의 판 두께 D1로 규정하고, 단자부(15)의 상면(15a), 하면(15b) 및 측면(15c)을 수지봉지면으로부터 노출하여 구성한다.

Description

수지봉지형 반도체 장치
제1도는 본 발명에 의한 수지봉지형 반도체 장치의 한 예를 나타낸 단면도.
제2도는 제1도의 수지봉지형 반도체 장치의 사시도.
제3(a)(b)(c)도는 본 발명에 의한 수지봉지형 반도체 장치의 제법예를 나타낸 제조공정도.
제4(d)(e)(f)(g)도는 본 발명에 의한 수지봉지형 반도체 장치의 제법예를 나타낸 제조공정도.
제5(h)(i)(j)도는 본 발명에 의한 수지봉지형 반도체 장치의 제법예를 나타낸 제조공정도.
제6도는 본 발명의 제조에 관한 요부의 사시도.
제7도는 본 발명에 관한 수지봉지형 반도체 장치의 회로 기판에의 실장예(實裝例)를 나타낸 단면도.
제8도 내지 제10도는 각각 본 발명에 관한 수지봉지형 반도체 장치의 회로 기판에의 다른 실장예를 나타낸 단면도.
제11도는 본 발명에 의한 수지봉지형 반도체 장치의 다른 예를 나타낸 단면도.
제12도는 종래의 수지봉지형 반도체 장치의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1, 13 : 반도체 칩 2, 12 : 리드 프레임
3, 15A : 아우터 리드 4, 16 : 이너 리드
5, 14 : 봉지수지 6, 20 : 클래드재
7, 17 : 범프 8, 18 : 전극 패드
9, 19 : 납도금층 10, 11 : 수지봉지형 반도체 장치
22, 23, 24 : 포토레지스트층
본 발명의 박형(薄型)의 수지봉지형(樹脂封止型) 반도체 장치에 관한 것이다.
수지봉지형의 반도체 장치로서는, 리드 프레임을 사용하여 반도체 칩의 전극과 리드 프레임의 이너 리드 선단을 금속 세선(細線) (예를 들면 Au세선) 등을 통해 접속하고, 수지봉지하여 이루어지는 반도체 장치가 있다.
또, 폴리이미드 필름을 베이스로 하여 그 표면에 동박(銅箔)의 리드를 형성한 TAB(tape automated bonding) 리드를 반도체 칩의 전극 패드에 직접 접속하여 이루어지는 반도체 장치도 알려져 있다.
또한, 리드 프레임의 이너 리드 선단에 범프를 형성하고, 그 범프와 반도체 칩의 전극을 접속하여 이루어지는 반도체 장치도 알려져 있다.
상기의 리드 프레임의 이너 리드 선단에 범프를 형성한 형식의 반도체 장치에 관해서는, 3층 구조에 의한 리드 프레임을 사용하여 이루어지는 반도체 장치를 들 수 있다.
제12도는 3층구조의 리드 프레임을 사용하여 이루어지는 수지봉지형 반도체 장치의 단면구조이다.
이 도면에 있어서, (1)은 반도체 칩, (2)는 리드 프레임, (3)은 그 아우터 리드, (4)는 이너 리드를 나타낸다. (5)는 봉지수지이다. 리드 프레임(2)은, 예를 들면 동 또는 철니켈 합금(42 알로이) 등에 의한 아우터 리드용 금속층(6a)과, 예를 들면 알루미늄에 의한 중간층(6b)과, 예를 들면 동에 의한 이너 리드용 금속층(6c)의 3층 클래드재(6)로 이루어지고, 에칭에 의한 패터닝에 의해 금속층(6a)에 의한 아우터 리드(3), 금속층(6c)에 의한 이너 리드(4) 및 이너 리드 선단의 중간층(6c)에 의한 범프(7)가 각각 형성된다.
반도체 칩(1)은 표면에 예를 들면 알루미늄의 전극 패드(8)가 형성되고, 이 전극 패드(8)가 이너 리드 선단의 범프(5)에 초음파 본딩된다. 이 상태에서, 반도체 칩(1) 및 이너 리드(4)가 수지(5)에 의해 기밀봉지된다. 리드프레임(2)에 의해 리드 가공이 실시된 후, 아우터 리드(3)의 표리면에 납도금층(9)이 형성된다.
전술한 제12도의 수지봉지형 반도체 장치(10)에 있어서는, 이너 리드(4)의 선단에 범프(7)를 가지는 구조이므로, 복수개의 이너 리드(4)만으로 반도체 칩(1)을 지지할 수 있어서, 다이패드가 없는 비교적 박형의 구조가 가능하게 된다.
그러나, 반도체 칩(1) 및 이너 리드(4)는 봉지수지(5)중에 매입(埋入)되어 있으며, 또한 아우터 리드(3)가 일방향으로 굽어져 있으므로, 회로 기판상에서의 실장(實裝)방향, 즉 납땜방향이 일방향으로 고정되어 버린다고 하는 결점이 있었다.
또, 반도체 장치(10)를 적층하여 납땜하여 조립하는 것은 불가능하였다.
본 발명은 전술한 점을 감안하여, 더욱 박형화가 가능하고 또한 적층 조립, 표리쌍방향의 실장을 가능하게 한 수지봉지형 반도체 장치를 제공하는 것이다.
본 발명에 관한 수지봉지형 반도체 장치는, 리드 프레임(12)의 판 두께 D1내에 반도체 칩(13)을 배설하고, 수지봉지하여 구성한다.
본 발명은 상기 수지봉지형 반도체 장치에 있어서, 리드 프레임(12)의 판두께 D1로 반도체 장치(11)의 두께를 규정하여 구성한다.
본 발명은 상기 수지봉지형 반도체 장치에 있어서, 리드 프레임(12)에 의한 단자부(15)의 상면(15a), 하면(15b) 및 측면(15c)이 수지봉의 면으로부터 노출하도록 구성한다.
본 발명은 상기 수지봉지형 반도체 장치에 있어서, 단자부(15)로부터 일체로 도출된 단자부(15)보다 얇은 접속 리드부(16)와 반도체 칩(13)이 접속되도록 구성한다.
본 발명에 있어서는, 리드 프레임(12)의 판 두께 D1내에 반도체 칩(13)을 배설하여 수지(14)로 봉지함으로써, 수지 봉지형 반도체 장치의 박형화가 가능하게 된다.
본 발명에 있어서는, 리드 프레임(12)의 판 두께 D1로 상기 수지봉지형 반도체 장치(11)의 두께를 규정함으로써, 표리양면이 평탄한 수지봉지형 반도체 장치의 박형화가 가능하게 된다.
본 발명에 있어서는, 상기 수지봉지형 반도체 장치의 리드 프레임(12)에 의한 단자부(15)의 상면(15a), 하면(15b) 및 측면(15c)을 수지봉지의 면으로부터 노출시킴으로써, 수지봉지형 반도체 장치의 회로 기판(29)에 대하여 표리 어느 방향에서의 실장도 가능하게 된다. 또, 복수의 수지봉지형 반도체 장치(11)를 적층으로 조립하여 회로 기판(12)에 실장하는 것이 가능하게 된다.
또한, 본 발명에 있어서는, 상기 단자부(15)로부터 일체로 도출된 단자부(15)보다 얇은 접속 리드부(16)와, 반도체 칩(13)을 접속하도록 이루어지므로, 수지봉지형 반도체 장치의 박형화가 가능하게 된다.
다음에, 도면을 참조하여 본 발명의 실시예에 대하여 설명한다.
제1도 및 제2도는 본 발명의 수지봉지형(樹脂封止型) 반도체 장치의 한 예를 나타낸 단면도 및 사시도 이다.
본 예에 관한 수지봉지형 반도체 장치(11)는, 리드 프레임(12)의 판 두께 D1내에 반도체 칩(13)이 배설되고, 또한 판 두께 D1에 의해 반도체 장치(11) 전체의 두께가 규정되도록 수지(14)로 봉지되어 이루어진다.
리드 프레임(12)은, 예를 들면 100㎛∼150㎛ 두께의 동재(銅材) 또는 철니켈 합금(42 알로이)재 등에 의한 아우터 리드용 금속층(20a)과, 예를 들면 5㎛∼20㎛ 두께의 알루미늄재에 의한 중간층(20b)과, 예를 들면 5㎛∼30㎛ 두께의 동재에 의한 이너 리드용 금속층(20c)의 3층 클래드재(20)로 이루어지고, 에칭에 의한 패터닝에 의해 금속층(20a)에 의한 아우터 리드(15), 금속층(20c)에 의한 이너 리드(16) 및 이너 리드 선단의 중간층(20b)에 의한 범프(17)가 각각 형성된다.
이너 리드(16)는 아우터 리드(15)의 판 두께 D1내에 있도록 안쪽으로 절곡되고, 그 선단의 범프(17)와, 반도체 칩(13)의 표면에 형성된 예를들면 알루미늄에 의한 전극 패드(18)가 예를 들면 초음파에너지에 의해 접합된다.
반도체 칩(13)의 배면은 수지(14)의 봉지후에 아우터 리드(15)의 상면과 일면으로 되도록 연삭되고, 봉지수지(14)의 면과 일면으로 되어 노출된다.
이로써, 반도체 칩(13)의 두께 t1는 아우터 리드(15)의 판 두께 D2보다 얇게 형성된다.
한편, 아우터 리드(15)는 그 봉지수지(14)의 끝면에 대략 따라서 절단되어, 소위 단자부로서 형성된다. 따라서, 여기서의 아우터 리드(15)는 종래 행해지고 있는 봉지수지로부터 바깥쪽으로 도출된 것이 아니고, 제2도에 나타낸 바와 같이, 실질적으로 봉지수지(14)내에 매입된 상태에 있으므로, 종래의 개념으로 말하면 이너 리드의 일부를 구성하고 있다고 할 수 있다. 이 후, 이 아우터 리드(15)를 단자부라고 칭한다.
그리고, 상기 단자부(15)는 상면, 하면 및 측면이 수지봉지면으로부터 노출되고, 그 노출된 상면(15a), 하면(15b) 및 측면(15c)에 걸쳐서 예를들면 3㎛∼10㎛ 두께의 납도금층(19)이 코팅된다. 이 납도금층(19)에 의해 단자부(15)는 봉지수지(14)면으로부터 약간 돌출된다.
제3도∼제5도는 상기 실시예에 관한 수지봉지형 반도체 장치(11)의 제조공정의 한 예를 나타낸다.
먼저, 제3(a)도에 나타낸 바와 같이, 리드 프레임(12)으로 될 클래드재, 즉 아우터 리드용의 동재(20a)와 중간층용의 알루미늄재(20b)와 이너 리드용의 동재(20c)로 이루어지는 3층 구조의 클래드재(20)를 준비한다.
다음에, 제3(b)도에 나타낸 바와 같이, 클래드재(20)의 상하 양면에 각각 아우터 리드를 포함하는 리드 프레임 형상에 대응하는 패턴의 포토레지스트층(22) 및 이너 리드의 형상에 대응하는 패턴의 포토레지스트층(23)을 형성한다.
다음에, 이 포토레지스트층(23)을 마스크로 동재(20a) 및 (20c)를 선택 에칭하고, 제3(c)도에 나타낸 바와 같이, 중간층인 알루미늄재(20b)를 협지하여 아우터 리드(15A) (그외, 다이버, 외프레임 등을 포함함)와 이것에 접속된 형의 이너 리드(16)를 형성한다. 이 때, 중간층의 알루미늄재(13b)는 에칭스토퍼로 된다.
다음에, 제4(d)도에 나타낸 바와 같이, 이너 리드(16)의 선단에 대응하는 알루미늄재(20b)상에 범프의 패턴에 대응하는 포토레지스트층(24)을 형성한 후, 제4(e)도에 나타낸 바와 같이, 알루미늄재(20b)를 선택적으로 제거하여, 이너 리드(16)의 선단상에 알루미늄재에 의한 범프(17)를 형성한다.
다음에, 제4(f)도에 나타낸 바와 같이, 이너 리드 (16)를 아우터 리드(15A)의 판 두께 내에 있도록 안쪽으로 굽힌다. 이로써, 실시예에서 사용하는 리드 프레임(12)이 형성된다.
다음에, 제4(g)도에 나타낸 바와 같이, 이 리드 프레임(14)의 이너 리드(16)상에 반도체 칩(13)을 배설하고, 이너 리드(16) 선단의 범프(17)와, 반도체 칩(13)에 형성된 알루미늄의 전극 패드(18)를 초음파 본딩에 의해 접합한다.
다음에, 제5(h)도에 나타낸 바와 같이, 반도체 칩(13) 및 이너 리드(16)를 매입하도록 수지(14)로 봉지한다. 이 상태에서 반도체 칩(13) 및 봉지수지(14)는 아우터 리드(15A)의 면으로부터 돌출되어 있다.
다음에, 제5(i)도에 나타낸 바와 같이, 연삭수단(25)를 통해 돌출되어 있는 봉지수지(14) 및 반도체 칩(13)의 배면을 아우터 리드(15A)의 면과 일면으로 되는 위치까지 연삭한다.
반도체 칩(13)으로서는 그 기능을 만족할 수 있는 한계치까지 연삭할 수 있다.
이어서, 리드 프레임(12)의 리드 가공을 행한다. 즉, 봉지수지(14)의 흐름방지를 위한 다이버, 외프레임(프레임)의 절단 및 아우터 리드(15A)의 봉지수단(14)의 단면에 따르는 위치에서의 절단을 행한다. 그 후, 아우터 리드의 남은 부분, 즉 단자부(15)의 노출된 상면, 하면 및 측면에 바렐도금, 화학도금, 증착 등에 의해 납땜층(19)을 형성하여, 제5(j)도에 나타낸 목적으로 하는 초박형, 소형의 수지봉지형 반도체 장치(11)를 얻는다.
여기서, 리드 가공에서는, 예를 들면 리드 프레임(12)의 다이버 및 아우터 리드(15A)간의 통칭 수지플래쉬라고 칭하는 부분을 절단 또는 절삭하여, 수지(14)의 끝면에 따라서 아우터 리드(15A)를 절단할 수 있다.
또는, 리드 프레임(12)의 다이버를 절단한 후, 수지플래쉬의 부분을 남긴 상태에서 아우터 리드(15A)를 수지(14)의 끝면에 따라서 절단할 수 있다. 이 때에는 단자부를 길게 형성할 수 있으므로, 후의 납땜이 양호하게 된다.
그리고, 아우터 리드(15A)의 절단시에는, 제6도에 나타낸 바와 같이, 수지(14)의 끝면으로부터 약간(예를 들면 d0 가 0.1㎜ 정도) 바깥쪽으로 돌출하도록 하여 전달된다.
전술한 실시예에 관한 수지봉지형 반도체 장치(11)에 의하면, 반도체 칩(13)이 리드 프레임(12)의 판 두께 즉 단자부(15)의 판 두께 D1내에 매입되고, 반도체 장치(11) 전체의 두께가 리드 프레임(12)의 판 두께로 규정된 구성이므로, 초박형이고 또한 소형의 수지봉지형 반도체 장치를 얻을 수 있다.
이 수지봉지형 반도체 장치(11)에서는, 단자부(15)의 상면(15a), 하면(15b) 및 측면(15c)이 수지봉지면으로부터 노출되어 있으므로, 제7도 및 제8도에 나타낸 바와 같이, 절연기판(27)의 면에 배선패턴(28)이 형성된 회로 기판(29)에 대하여, 반도체 장치(11)를 표리양방향으로 자유로이 실장할 수 있다.
납땜에 있어서는, 단자부(15)의 측면(15c)이 노출되어 있음으로써, 납(30)이 측면(15c)에 솟아 올라와서, 납땜성이 향상된다.
또, 반도체 칩(13)의 배면(13a)이 외부에 노출된 구성으로 되어 있으므로, 예를 들면 제7도에 나타낸 바와 같이, 반도체 칩(13)의 노출된 배면(13a)이 상향으로 되도록 실장할 때는, 반도체 칩(13)의 방열(放熱) 특성이 향상된다.
그리고, 제8도에 나타낸 바와 같이, 반도체 칩(13)의 노출된 배면(13a)를 하향으로 실장했을 때에도, 예를 들면 회로 기판(29)에 반도체 장치(11)에 대향하는 개구(31)를 배설하도록 하면, 반도체 칩(13)의 방열특성이 향상된다.
또한, 제9도에 나타낸 바와 같이, 반도체 칩(13)의 노출되어 있는 배면(13a)에 히트싱크(32)를 부착할 수 있으므로, 더욱 방열특성을 양호하게 할 수 있다.
또한, 본 실시예에서는 제10도에 나타낸 바와 같이, 복수의 반도체 장치(11)를 적층하여 서로의 단자부(15)를 직접 납땜하여, 회로 기판(29)에 실장하는 것이 가능하게 된다. 이 실장법은 예를 들면 반도체메모리 등에 적용된다.
제11도는 본 발명의 다른 실시예이다. 이 수지봉지형 반도체 장치(34)는 반도체 칩(13)을 단자부(15)의 판 두께 내에 있어서 봉지수지(14)내에 완전히 매입설치되도록 배설하여 구성된다. 실시예에 있어서도, 위 예와 마찬가지로 초박형 또한 소형의 수지봉지형 반도체 장치를 얻을 수 있고, 회로 기판(29)에 대해서도 표리양 방향에 자유로이 실장가능하고, 또 복수의 반도체 장치(34)를 적층하여 실장하는 것도 가능하다.
본 발명에 의하면, 초박형 또한 소형의 수지봉지형 반도체 장치를 얻을 수 있다. 그리고, 회로 기판에 대하여 반도체 장치를 표리의 향을 자유로이 선택하여 실장할 수 있다. 또한, 반도체 장치를 간단히 적층할 수 있고, 실장의 자유도를 높일 수 있다.

Claims (14)

  1. 수지로 봉지되어 있는 반도체 칩, 그리고 리드 프레임을 포함하며, 상기 반도체 칩의 두께는 상기 리드 프레임의 판 두께보다 작고, 상기 리드 프레임은 반도체 장치의 외부에 단자부가 있는 적어도 하나의 도체를 가지고 있고 상기 칩에 인접한 위치로 연장되며, 상기 칩은 상기 프레임 내에서 상기 도체와 상기 수지에 의해서만 지지되고, 상기 칩의 표면은 상기 수지의 표면과 동일한 높이인 수지봉지형 반도체 장치.
  2. 제1항에 있어서, 상기 반도체 장치의 두께는 상기 리드 프레임의 두께로 규정되는 수지봉지형 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 리드 프레임에 의한 상기 단자부의 상면, 하면 및 측면이 상기 수지봉지의 면으로부터 노출되어 있는 수지봉지형 반도체 장치.
  4. 제3항에 있어서, 상기 단자부로부터 일체로 도출되고 상기 단자부보다 얇은 상기 도체부의 접속 리드부와 상기 반도체 칩이 접속되는 수지봉지형 반도체 장치.
  5. 제1항 또는 제2항에 있어서, 상기 단자부로부터 일체로 도출되고 상기 단자부보다 얇은 상기 도체부의 접속 리드부와 상기 반도체 칩이 접속되는 수지봉지형 반도체 장치.
  6. 제1항에 있어서, 히트 싱크가 상기 반도체 칩의 노출면에 부착되어 있는 수지봉지형 반도체 장치.
  7. 제1항에 있어서, 다수의 리드를 가진 두 번째 수지봉지형 반도체 장치가 상기 칩의 노출면 위에 적층되어 있고, 상기 두 번째 수지봉지형 반도체 장치로부터의 다수의 리드는 상기 반도체 칩의 해당 리드와 연결되어 있는 수지봉지형 반도체 장치.
  8. 두께가 있는 3차원의 실질적 직육면체로 형성되어 있는 적어도 하나의 아우터 도전 리드, 상기 아우터 도전 리드의 제1면과 접촉하고 있는 제1부분과 반도체 칩을 향하여 안쪽으로 연장되어 있는 제2부분을 가지고 있는 이너 리드를 포함하며, 상기 제2부분은 상기 아우터 도전 리드의 제1면으로부터 휘어져 있고, 상기 반도체 칩의 두께는 상기 아우터 도전 리드의 두께보다 작은 수지봉지형 반도체 장치.
  9. 제8항에 있어서, 상기 반도체 칩을 둘러싸는 수지를 더 포함하는 수지봉지형 반도체 장치.
  10. 제8항에 있어서, 상기 수지는 상기 반도체 칩의 한 측면을 제외한 모든 면을 둘러싸고 있는 수지봉지형 반도체 장치.
  11. 제10항에 있어서, 히트 싱크가 상기 반도체 칩의 노출면에 부착되어 있는 수지봉지형 반도체 장치.
  12. 제10항에 있어서, 다수의 리드를 가진 두 번째 수지봉지형 반도체 장치가 상기 칩의 노출면 위에 적층되어 있고, 상기 두 번째 수지봉지형 반도체 장치로부터의 다수의 리드는 상기 반도체 칩의 해당 리드와 연결되어 있는 수지봉지형 반도체 장치.
  13. 제1두께를 가지는 3차원의 실질적 직육면체로 형성되어 있는 적어도 하나의 아우터 도전 리드, 상기 아우터 도전 리드의 제1면과 접촉하고 있는 제1부분과 반도체 칩을 향하여 안쪽으로 연장되어 있는 제2부분을 가지고 있는 이너 리드를 포함하며, 상기 제2부분은 상기 아우터 도전 리드의 제1면으로부터 휘어져 있고, 상기 반도체 칩의 두께는 상기 제1두께와 상기 이너 리드의 두께의 합보다 작은 수지봉지형 반도체 장치.
  14. 제13항에 있어서, 상기 반도체 칩의 두께는 상기 제1두께보다 작은 수지봉지형 반도체 장치.
KR1019940020858A 1993-09-06 1994-08-24 수지봉지형반도체장치 KR100298162B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP93-221,414 1993-09-06
JP22141493A JP3230348B2 (ja) 1993-09-06 1993-09-06 樹脂封止型半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
KR950009988A KR950009988A (ko) 1995-04-26
KR100298162B1 true KR100298162B1 (ko) 2001-10-24

Family

ID=16766370

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940020858A KR100298162B1 (ko) 1993-09-06 1994-08-24 수지봉지형반도체장치

Country Status (5)

Country Link
US (1) US5723900A (ko)
JP (1) JP3230348B2 (ko)
KR (1) KR100298162B1 (ko)
MY (1) MY113280A (ko)
TW (1) TW363768U (ko)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2708191B2 (ja) 1988-09-20 1998-02-04 株式会社日立製作所 半導体装置
KR0158868B1 (ko) * 1988-09-20 1998-12-01 미다 가쓰시게 반도체장치
JPH08279591A (ja) * 1995-04-07 1996-10-22 Nec Corp 半導体装置とその製造方法
KR0179921B1 (ko) * 1996-05-17 1999-03-20 문정환 적측형 반도체 패키지
JP2933554B2 (ja) * 1996-11-28 1999-08-16 九州日本電気株式会社 半導体装置およびその製造方法
KR100240748B1 (ko) * 1996-12-30 2000-01-15 윤종용 기판을 갖는 반도체 칩 패키지와 그 제조 방법 및 그를 이용한적층 패키지
US6087712A (en) * 1997-12-26 2000-07-11 Samsung Aerospace Industries, Ltd. Lead frame containing leads plated with tin alloy for increased wettability and method for plating the leads
US6020629A (en) * 1998-06-05 2000-02-01 Micron Technology, Inc. Stacked semiconductor package and method of fabrication
US6451624B1 (en) 1998-06-05 2002-09-17 Micron Technology, Inc. Stackable semiconductor package having conductive layer and insulating layers and method of fabrication
KR20000072840A (ko) * 1999-01-23 2000-12-05 차준민 셋팅 퍼머 방법 및 장치
US6982478B2 (en) * 1999-03-26 2006-01-03 Oki Electric Industry Co., Ltd. Semiconductor device and method of fabricating the same
JP3576030B2 (ja) * 1999-03-26 2004-10-13 沖電気工業株式会社 半導体装置及びその製造方法
US6636334B2 (en) * 1999-03-26 2003-10-21 Oki Electric Industry Co., Ltd. Semiconductor device having high-density packaging thereof
USRE40112E1 (en) 1999-05-20 2008-02-26 Amkor Technology, Inc. Semiconductor package and method for fabricating the same
JP3398721B2 (ja) * 1999-05-20 2003-04-21 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
US6720642B1 (en) * 1999-12-16 2004-04-13 Fairchild Semiconductor Corporation Flip chip in leaded molded package and method of manufacture thereof
US7273769B1 (en) * 2000-08-16 2007-09-25 Micron Technology, Inc. Method and apparatus for removing encapsulating material from a packaged microelectronic device
JP2002093831A (ja) * 2000-09-14 2002-03-29 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
US6627980B2 (en) 2001-04-12 2003-09-30 Formfactor, Inc. Stacked semiconductor device assembly with microelectronic spring contacts
JP2003060117A (ja) * 2001-08-10 2003-02-28 Texas Instr Japan Ltd 半導体装置の製造方法
US6611052B2 (en) 2001-11-16 2003-08-26 Micron Technology, Inc. Wafer level stackable semiconductor package
US7009296B1 (en) 2004-01-15 2006-03-07 Amkor Technology, Inc. Semiconductor package with substrate coupled to a peripheral side surface of a semiconductor die
US6972372B1 (en) * 2004-05-28 2005-12-06 Macronix International Co., Ltd. Method and apparatus for stacking electrical components using outer lead portions and exposed inner lead portions to provide interconnection
US20080203552A1 (en) * 2005-02-15 2008-08-28 Unisemicon Co., Ltd. Stacked Package and Method of Fabricating the Same
WO2007008507A2 (en) * 2005-07-06 2007-01-18 Mirkin Chad A Phase separation in patterned structures
US9466545B1 (en) 2007-02-21 2016-10-11 Amkor Technology, Inc. Semiconductor package in package
US7893545B2 (en) * 2007-07-18 2011-02-22 Infineon Technologies Ag Semiconductor device
US8227908B2 (en) * 2008-07-07 2012-07-24 Infineon Technologies Ag Electronic device having contact elements with a specified cross section and manufacturing thereof
JP2010034350A (ja) * 2008-07-30 2010-02-12 Sanyo Electric Co Ltd 半導体装置
JP6030970B2 (ja) * 2013-02-12 2016-11-24 エスアイアイ・セミコンダクタ株式会社 樹脂封止型半導体装置およびその製造方法
KR101706825B1 (ko) * 2014-11-13 2017-02-27 앰코 테크놀로지 코리아 주식회사 반도체 패키지
JP6338547B2 (ja) * 2015-03-31 2018-06-06 オリンパス株式会社 成形回路部品、成形回路部品の製造方法および回路モジュール
JP6851239B2 (ja) 2017-03-29 2021-03-31 エイブリック株式会社 樹脂封止型半導体装置およびその製造方法
JP2019153658A (ja) * 2018-03-02 2019-09-12 富士通株式会社 基板モジュール及び基板モジュールの製造方法
JP7239342B2 (ja) * 2019-02-12 2023-03-14 新光電気工業株式会社 電子装置及び電子装置の製造方法
JP7382170B2 (ja) * 2019-08-02 2023-11-16 ローム株式会社 半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03123042A (ja) * 1989-10-05 1991-05-24 Toshiba Corp 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61101067A (ja) * 1984-10-24 1986-05-19 Nec Corp メモリモジユ−ル
EP0424530B1 (en) * 1988-07-08 1996-10-02 Oki Electric Industry Company, Limited Resin-sealed semiconductor device
JPH0496357A (ja) * 1990-08-13 1992-03-27 Matsushita Electron Corp 半導体装置およびその実装方法
JP2934357B2 (ja) * 1992-10-20 1999-08-16 富士通株式会社 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03123042A (ja) * 1989-10-05 1991-05-24 Toshiba Corp 半導体装置

Also Published As

Publication number Publication date
TW363768U (en) 1999-07-01
JPH0778911A (ja) 1995-03-20
JP3230348B2 (ja) 2001-11-19
MY113280A (en) 2002-01-31
US5723900A (en) 1998-03-03
KR950009988A (ko) 1995-04-26

Similar Documents

Publication Publication Date Title
KR100298162B1 (ko) 수지봉지형반도체장치
US5521429A (en) Surface-mount flat package semiconductor device
KR0184588B1 (ko) 일체식 회로 패키지용 다층 리드프레임
US9847282B2 (en) Semiconductor device
US5986334A (en) Semiconductor package having light, thin, simple and compact structure
US6344683B1 (en) Stacked semiconductor package with flexible tape
US5910682A (en) Semiconductor chip stack package
TW398063B (en) Lead frame and its manufacturing method thereof
KR100606295B1 (ko) 회로 모듈
KR100265566B1 (ko) 칩 스택 패키지
JPS5998543A (ja) 半導体装置
JPH09186267A (ja) Ｂｇａ半導体パッケージ
JP2620611B2 (ja) 電子部品搭載用基板
JP2524482B2 (ja) Ｑｆｐ構造半導体装置
US20080073772A1 (en) Stacked semiconductor package and method of manufacturing the same
JP2612468B2 (ja) 電子部品搭載用基板
JPH09330994A (ja) 半導体装置
US20050218526A1 (en) Semiconductor device
KR102552424B1 (ko) 반도체 패키지
KR102345061B1 (ko) 반도체 패키지
JPH07226454A (ja) 半導体装置
KR950003904B1 (ko) 반도체 패키지
JPH1197580A (ja) 半導体装置および集積半導体装置
JP3196379B2 (ja) 多層ｔａｂテープ
JP4166097B2 (ja) 混成集積回路装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110525

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee