JP2524482B2 - Qfp構造半導体装置 - Google Patents
Qfp構造半導体装置Info
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- hole
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
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- H01L2224/481—Disposition
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- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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Description
【0001】
【産業上の利用分野】本発明は、QFP構造半導体装置
に関し、特に半導体ペレットから外部端子までの電気的
配線に関する。
に関し、特に半導体ペレットから外部端子までの電気的
配線に関する。
【0002】
【従来の技術】従来のクワッドフラットパッケージ(Q
FP)構造半導体装置は、図6に示すように半導体ペレ
ット1をアイランド3aに搭載し、ボンディング線4を
介して半導体ペレットの端子である図示しないボンディ
ングパッドと外部リード3とが電気的に接続されてお
り、外部リード3の一部を露出してモールド樹脂2で封
止されている。
FP)構造半導体装置は、図6に示すように半導体ペレ
ット1をアイランド3aに搭載し、ボンディング線4を
介して半導体ペレットの端子である図示しないボンディ
ングパッドと外部リード3とが電気的に接続されてお
り、外部リード3の一部を露出してモールド樹脂2で封
止されている。
【0003】外部リード3は複数あってそれぞれ分離さ
れており、信号端子、電源端子または接地端子として、
パッケージ側面からそれぞれ突き出ていて、一般的にガ
ルウィング状に成形されでいる。
れており、信号端子、電源端子または接地端子として、
パッケージ側面からそれぞれ突き出ていて、一般的にガ
ルウィング状に成形されでいる。
【0004】
【発明が解決しようとする課題】この従来のQFP構造
半導体装置は、信号端子、電源端子および接地端子が個
々に独立し、かつ全てパッケージ側面から外部へ突き出
しているため、多ピンになるほどパッケージ寸法が著し
く大きくなるという問題点があり、パッケージ寸法を小
さくする為に外部リードの狭ピッチ化や電源端子および
または接地端子数の制限が必要になっている。しかし、
狭ピッチ化が進むと外部リードの変形や加工精度上の理
由から外部リード間の絶縁を確保して製造することや実
装することが困難になる。電源端子数等を制限すると半
導体チップ内の電源電位の均一化や安定性が犠牲になり
電気的特性の良好な半導体装置が得られ難くなる。
半導体装置は、信号端子、電源端子および接地端子が個
々に独立し、かつ全てパッケージ側面から外部へ突き出
しているため、多ピンになるほどパッケージ寸法が著し
く大きくなるという問題点があり、パッケージ寸法を小
さくする為に外部リードの狭ピッチ化や電源端子および
または接地端子数の制限が必要になっている。しかし、
狭ピッチ化が進むと外部リードの変形や加工精度上の理
由から外部リード間の絶縁を確保して製造することや実
装することが困難になる。電源端子数等を制限すると半
導体チップ内の電源電位の均一化や安定性が犠牲になり
電気的特性の良好な半導体装置が得られ難くなる。
【0005】本発明の目的は、多ピン化に伴なうパッケ
ージ寸法の増大を抑制できる、いいかえると電気的特性
を犠牲にすることなく電源端子およびまたは接地端子と
して使用する外部リード数を制限できるQFP構造半導
体装置を提供することにある。
ージ寸法の増大を抑制できる、いいかえると電気的特性
を犠牲にすることなく電源端子およびまたは接地端子と
して使用する外部リード数を制限できるQFP構造半導
体装置を提供することにある。
【0006】
【課題を解決するための手段】本発明のQFP構造半導
体装置は中央に隆起した素子搭載部および前記素子搭載
部に連結するつば状の縁部を有する接地板と、前記接地
板の前記素子搭載部が隆起している第1の面で前記素子
搭載部および縁部にそれぞれ接合して設けられた半導体
ペレットおよび、電源プレーンを内層として有する積層
基板と、前記積層基板の前記縁部に接合する第1の面と
対抗する第2の面と前記電源プレーンとを結ぶ第1のス
ルーホールと前記半導体ペレットの電源端子との間の導
通をとる接続手段と、前記積層基板の前記第2の面に接
合する複数の外部リードと、前記接地板の第1の面と対
抗する第2の面および前記各外部リードの一部をそれぞ
れ露出させて封止するモールド樹脂とを有するというも
のである。
体装置は中央に隆起した素子搭載部および前記素子搭載
部に連結するつば状の縁部を有する接地板と、前記接地
板の前記素子搭載部が隆起している第1の面で前記素子
搭載部および縁部にそれぞれ接合して設けられた半導体
ペレットおよび、電源プレーンを内層として有する積層
基板と、前記積層基板の前記縁部に接合する第1の面と
対抗する第2の面と前記電源プレーンとを結ぶ第1のス
ルーホールと前記半導体ペレットの電源端子との間の導
通をとる接続手段と、前記積層基板の前記第2の面に接
合する複数の外部リードと、前記接地板の第1の面と対
抗する第2の面および前記各外部リードの一部をそれぞ
れ露出させて封止するモールド樹脂とを有するというも
のである。
【0007】前記接続手段は、前記第1のスルーホール
に接合する外部リードと前記半導体ペレットの電源端子
であるボンディングパッドとを結ぶボンディング線にす
ることができる。また、前記接続手段は前記第1のスル
ーホールに連結し前記積層基板の第2の面に設けられた
枠状ランドおよび前記枠状ランドと前記半導体ペレット
の電源端子とを結ぶボンディング線であり、前記積層基
板の第2の面と前記電源プレーンとを結ぶ第2のスルー
ホールおよび前記第2のスルーホールに接合し前記接地
板とは独立して設けられた枠状電源端子を設けることも
できる。
に接合する外部リードと前記半導体ペレットの電源端子
であるボンディングパッドとを結ぶボンディング線にす
ることができる。また、前記接続手段は前記第1のスル
ーホールに連結し前記積層基板の第2の面に設けられた
枠状ランドおよび前記枠状ランドと前記半導体ペレット
の電源端子とを結ぶボンディング線であり、前記積層基
板の第2の面と前記電源プレーンとを結ぶ第2のスルー
ホールおよび前記第2のスルーホールに接合し前記接地
板とは独立して設けられた枠状電源端子を設けることも
できる。
【0008】また、素子搭載部の側壁部に開口を設け素
子搭載部の下にもモールド樹脂を充填してもよい。
子搭載部の下にもモールド樹脂を充填してもよい。
【0009】
【作用】接地板の第2の面が露出しているので接地端子
として使用でき、外部リードを接地端子用に使用しなく
てもよい。更に電源プレーンと外部リードとを接続する
ことにより、外部リードと接地板との間に容量をもたせ
ることができる。あるいは、電源プレーンを介して半導
体チップの電源端子に接続する枠状電源端子を設けるこ
とにより、外部リードを半導体装置の電源端子として使
用しなくてもよい。
として使用でき、外部リードを接地端子用に使用しなく
てもよい。更に電源プレーンと外部リードとを接続する
ことにより、外部リードと接地板との間に容量をもたせ
ることができる。あるいは、電源プレーンを介して半導
体チップの電源端子に接続する枠状電源端子を設けるこ
とにより、外部リードを半導体装置の電源端子として使
用しなくてもよい。
【0010】
【実施例】図1(a)は本発明の第1の実施例の部分上
面図で、QFP構造半導体装置の約1/2の部分を示し
ている。図1(b)は図1(a)のX−X線断面図、図
2は第1の実施例の部分裏面図、図3は接地板の部分斜
視図である。
面図で、QFP構造半導体装置の約1/2の部分を示し
ている。図1(b)は図1(a)のX−X線断面図、図
2は第1の実施例の部分裏面図、図3は接地板の部分斜
視図である。
【0011】この実施例は、中央に隆起した素子搭載部
5aおよび素子搭載部5aに連結するつば状の縁部5b
を有する接地板5と、接地板5の素子搭載部5aが隆起
している第1の面で素子搭載部5aおよび縁部5bにそ
れぞれ接合して設けられた半導体ペレット1および、電
源プレーン6aを内層として有する積層基板6と、積層
基板6の、縁部5bに接合する第1の面と対向する第2
の面と電源プレーン6aとを結ぶ第1のスルーホール6
b(厳密にはスルーホール6bとそれに連結するランド
以下単にスルーホールという。)と半導体ペレット1の
電源端子(図示しないボンディングパッド。)との間の
導通をとる接続手段と、積層基板6の第2の面に接合す
る複数の外部リード3s,3vと、接地板5の第1の面
と対向する第2の面および各外部リード3s,3vの一
部をそれぞれ露出させて封止するモールド樹脂2とを有
し、前述の接続手段が、第1のスルーホール6bに接合
する外部リード3vおよび外部リード3vと半導体ペレ
ット1の電源端子とを結ぶボンディング線4vであると
いうものである。素子搭載部5aの側壁部に開口5cが
設けられているが、これはトランスァモールド成形時に
半導体ペレット1の下方に樹脂を充填し接地板とモール
ド樹脂との密着性を向上させるためである。
5aおよび素子搭載部5aに連結するつば状の縁部5b
を有する接地板5と、接地板5の素子搭載部5aが隆起
している第1の面で素子搭載部5aおよび縁部5bにそ
れぞれ接合して設けられた半導体ペレット1および、電
源プレーン6aを内層として有する積層基板6と、積層
基板6の、縁部5bに接合する第1の面と対向する第2
の面と電源プレーン6aとを結ぶ第1のスルーホール6
b(厳密にはスルーホール6bとそれに連結するランド
以下単にスルーホールという。)と半導体ペレット1の
電源端子(図示しないボンディングパッド。)との間の
導通をとる接続手段と、積層基板6の第2の面に接合す
る複数の外部リード3s,3vと、接地板5の第1の面
と対向する第2の面および各外部リード3s,3vの一
部をそれぞれ露出させて封止するモールド樹脂2とを有
し、前述の接続手段が、第1のスルーホール6bに接合
する外部リード3vおよび外部リード3vと半導体ペレ
ット1の電源端子とを結ぶボンディング線4vであると
いうものである。素子搭載部5aの側壁部に開口5cが
設けられているが、これはトランスァモールド成形時に
半導体ペレット1の下方に樹脂を充填し接地板とモール
ド樹脂との密着性を向上させるためである。
【0012】接地板5は例えば厚さ0.127mmの銅
板をプレス加工して素子搭載部5aを設け開口5Cを設
けたもの、積層基板6は多層印刷配線板と同様のもので
あり、セラミック多層基板やガラスエポキシ多層基板な
どを用いることができる。なお、8aははんだ、8bは
ろう材(セラミック多層基板の場合)である。また、4
gは半導体ペレットの接地端子(ボンディングパッド)
と素子搭載部とを接続するボンディング線、4sは半導
体ペレットの信号端子(ボンディングパット)と外部リ
ード3sとを接続するボンディング線である。接地板の
縁部5bの裏面(第2の面)が露出しているので半導体
装置の接地端子として使用でき、外部リードは全て信号
端子(3s)と電源端子(3v)だけである。また電源
プレーン6aと接地板の縁部5bとをそれぞれ一対の電
極とするデカップリング・コンデンサが電源端子(3
v)と接地端子との間に挿入されている構造になってい
るので電源雑音を吸収でき半導体装置の安定動作が確保
される。また、ボンディング線4gが短くてよいので寄
生抵抗、寄生インダクタンスが約1/3に低減でき、前
述のデカップリング・コンデンサがあるのと相俟って半
導体チップ内の電源電位や接地電位の変動(グランドバ
ウンス雑音など)を少なくできる。
板をプレス加工して素子搭載部5aを設け開口5Cを設
けたもの、積層基板6は多層印刷配線板と同様のもので
あり、セラミック多層基板やガラスエポキシ多層基板な
どを用いることができる。なお、8aははんだ、8bは
ろう材(セラミック多層基板の場合)である。また、4
gは半導体ペレットの接地端子(ボンディングパッド)
と素子搭載部とを接続するボンディング線、4sは半導
体ペレットの信号端子(ボンディングパット)と外部リ
ード3sとを接続するボンディング線である。接地板の
縁部5bの裏面(第2の面)が露出しているので半導体
装置の接地端子として使用でき、外部リードは全て信号
端子(3s)と電源端子(3v)だけである。また電源
プレーン6aと接地板の縁部5bとをそれぞれ一対の電
極とするデカップリング・コンデンサが電源端子(3
v)と接地端子との間に挿入されている構造になってい
るので電源雑音を吸収でき半導体装置の安定動作が確保
される。また、ボンディング線4gが短くてよいので寄
生抵抗、寄生インダクタンスが約1/3に低減でき、前
述のデカップリング・コンデンサがあるのと相俟って半
導体チップ内の電源電位や接地電位の変動(グランドバ
ウンス雑音など)を少なくできる。
【0013】図4(a)は本発明の第2の実施例の部分
上面図、図4(b)は図4(a)のX−X線断面図、図
5は第2の実施例の部分裏面図である。
上面図、図4(b)は図4(a)のX−X線断面図、図
5は第2の実施例の部分裏面図である。
【0014】第1の実施例との相違点は、接続手段が第
1のスルーホール6bAに連結し積層基板6の第2の面
に設けられた枠状ランド6bBおよび枠状ランド6bB
と半導体ペレット1の電源端子とを結ぶボンディング線
4vであり、積層基板5の第2の面と電源プレーン6a
とを結ぶ第2のスルーホール6cおよび第2のスルーホ
ール6cに接合し接地板5とは独立して設けられた厚さ
0.127mmの銅板からなる枠状電源端子7を有する
ことである。電源プレーン6aと接地板5bとの対向面
積が第1の実施例よりは小さいが、外部リードは全て信
号端子3sとして使用できる利点がある。第1のスルー
ホール6bAとしては、6bや6cと同様にほぼ円柱状
もしくは円筒状の導電膜でもよいし、図示のように枠状
ランド6bBに沿って帯状をなす形状にしてもおい。多
ピンゲートアレイ品種の信号端子、電源端子および接地
端子は8,1および1程度の比になっているが、端子ピ
ッチ0.5mmの304ピンを例として本発明の第2の
実施例を適用するとパッケージ寸法を40mm×40m
mから32mm×32mmに縮小することができる。
1のスルーホール6bAに連結し積層基板6の第2の面
に設けられた枠状ランド6bBおよび枠状ランド6bB
と半導体ペレット1の電源端子とを結ぶボンディング線
4vであり、積層基板5の第2の面と電源プレーン6a
とを結ぶ第2のスルーホール6cおよび第2のスルーホ
ール6cに接合し接地板5とは独立して設けられた厚さ
0.127mmの銅板からなる枠状電源端子7を有する
ことである。電源プレーン6aと接地板5bとの対向面
積が第1の実施例よりは小さいが、外部リードは全て信
号端子3sとして使用できる利点がある。第1のスルー
ホール6bAとしては、6bや6cと同様にほぼ円柱状
もしくは円筒状の導電膜でもよいし、図示のように枠状
ランド6bBに沿って帯状をなす形状にしてもおい。多
ピンゲートアレイ品種の信号端子、電源端子および接地
端子は8,1および1程度の比になっているが、端子ピ
ッチ0.5mmの304ピンを例として本発明の第2の
実施例を適用するとパッケージ寸法を40mm×40m
mから32mm×32mmに縮小することができる。
【0015】
【発明の効果】以上説明したように本発明は、パッケー
ジの裏面に露出して接地板を設けたので、パッケージ側
面へ伸びる外部リードを接地端子として使用しなくてす
み半導体装置を多ピン化してもパッケージ寸法の増大を
抑制できる。接地板とは独立に枠状電源端子を設ければ
この効果は一層大きくできる。接地板な枠状電源端子は
外部リードに比べると寄生インダクタンスや寄生抵抗に
ついても低減ができ、特に接地配線については、現状の
1/3以下のレベルに低減可能である。更に内層として
電源プレーンを有する積層基板を利用しているので電源
プレーンと接地板との間のデカップリング・コンデンサ
と相俟って電源電位や接地電位の変動(グランドパウン
ス雑音)を低減できる効果もある。
ジの裏面に露出して接地板を設けたので、パッケージ側
面へ伸びる外部リードを接地端子として使用しなくてす
み半導体装置を多ピン化してもパッケージ寸法の増大を
抑制できる。接地板とは独立に枠状電源端子を設ければ
この効果は一層大きくできる。接地板な枠状電源端子は
外部リードに比べると寄生インダクタンスや寄生抵抗に
ついても低減ができ、特に接地配線については、現状の
1/3以下のレベルに低減可能である。更に内層として
電源プレーンを有する積層基板を利用しているので電源
プレーンと接地板との間のデカップリング・コンデンサ
と相俟って電源電位や接地電位の変動(グランドパウン
ス雑音)を低減できる効果もある。
【図1】本発明の第1の実施例の部分上面図(図1
(a))および図1(a)のX−X線断面図(図1
(b))である。
(a))および図1(a)のX−X線断面図(図1
(b))である。
【図2】第1の実施例の部分裏面図である。
【図3】図1における接地板の部分斜視図である。
【図4】本発明の第2の実施例の部分上面図(図4
(a))および図4(a)のX−X線断面図(図4
(b))である。
(a))および図4(a)のX−X線断面図(図4
(b))である。
【図5】第2の実施例の部分裏面図である。
【図6】従来例を示す断面図である。
1 半導体ペレット 2 モールド樹脂 3 外部リード 3a アイランド 3s 外部リード(信号端子) 3v 外部リード(電源端子) 4 ボンディング線 4g ボンディング線(半導体ペレットの接地端子と
接地板とを結ぶ) 4s ボンディング線(半導体ペレットの信号端子と
3sとを結ぶ) 4v ボンディング線(半導体ペレットの電源端子と
3vまたは枠状ランド6bBとを結ぶ) 5 接地板 5a 素子搭載板 5b 縁部 6 積層基板 6a 電源プレーン 6b,6bA,6c スルーホール 6bB 枠状ランド 7 枠状電源端子 8a はんだ 8b ろう材
接地板とを結ぶ) 4s ボンディング線(半導体ペレットの信号端子と
3sとを結ぶ) 4v ボンディング線(半導体ペレットの電源端子と
3vまたは枠状ランド6bBとを結ぶ) 5 接地板 5a 素子搭載板 5b 縁部 6 積層基板 6a 電源プレーン 6b,6bA,6c スルーホール 6bB 枠状ランド 7 枠状電源端子 8a はんだ 8b ろう材
Claims (4)
- 【請求項1】 中央に隆起した素子搭載部および前記素
子搭載部に連結するつば状の縁部を有する接地板と、前
記接地板の前記素子搭載部が隆起している第1の面で前
記素子搭載部および縁部にそれぞれ接合して設けられた
半導体ペレットおよび、電源プレーンを内層として有す
る積層基板と、前記積層基板の前記縁部に接合する第1
の面と対向する第2の面と前記電源プレーンとを結ぶ第
1のスルーホールと前記半導体ペレットの電源端子との
間の導通をとる接続手段と、前記積層基板の前記第2の
面に接合する複数の外部リードと、前記接地板の第1の
面と対抗する第2の面および前記各外部リードの一部を
それぞれ露出させて封止するモールド樹脂とを有するこ
とを特徴とするQFP構造半導体装置。 - 【請求項2】 接続手段が第1のスルーホールに接合す
る外部リードおよび前記外部リードと半導体ペレットの
電源端子とを結ぶボンディング線である請求項1記載の
QFP構造半導体装置。 - 【請求項3】 接続手段が、第1のスルーホールに連結
し積層基板の第2の面に設けられた枠状ランドおよび前
記枠状ランドと半導体ペレットの電源端子とを結ぶボン
ディング線であり、前記積層基板の第2の面と電源プレ
ーンとを結ぶ第2のスルーホールおよび前記第2のスル
ーホールに接合し接地板とは独立して設けられた枠状電
源端子を有する請求項1記載のQFP構造半導体装置。 - 【請求項4】 素子搭載部の側壁部に開口が設けられて
いる請求項1,2または3記載のQFP構造半導体装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14805194A JP2524482B2 (ja) | 1994-06-29 | 1994-06-29 | Qfp構造半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14805194A JP2524482B2 (ja) | 1994-06-29 | 1994-06-29 | Qfp構造半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0817960A JPH0817960A (ja) | 1996-01-19 |
JP2524482B2 true JP2524482B2 (ja) | 1996-08-14 |
Family
ID=15444057
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14805194A Expired - Lifetime JP2524482B2 (ja) | 1994-06-29 | 1994-06-29 | Qfp構造半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2524482B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3531733B2 (ja) | 2000-08-08 | 2004-05-31 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体集積回路装置、電気回路装置、電子機器及び制御機器 |
JP4613416B2 (ja) | 2000-11-28 | 2011-01-19 | 日本電気株式会社 | 半導体装置およびその実装方法 |
US7170149B2 (en) * | 2001-04-13 | 2007-01-30 | Yamaha Corporation | Semiconductor device and package, and method of manufacture therefor |
KR100535181B1 (ko) * | 2003-11-18 | 2005-12-09 | 삼성전자주식회사 | 디커플링 커패시터를 갖는 반도체 칩 패키지와 그 제조 방법 |
KR100592787B1 (ko) | 2004-11-09 | 2006-06-26 | 삼성전자주식회사 | 링 형태의 실리콘 디커플링 커패시터를 가지는 집적회로칩 패키지 |
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1994
- 1994-06-29 JP JP14805194A patent/JP2524482B2/ja not_active Expired - Lifetime
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