Nothing Special   »   [go: up one dir, main page]

KR100256121B1 - 동기식 메모리의 비-지속적 비트별 기록 모드 제어방법 및 그 제어신호 발생장치 - Google Patents

동기식 메모리의 비-지속적 비트별 기록 모드 제어방법 및 그 제어신호 발생장치 Download PDF

Info

Publication number
KR100256121B1
KR100256121B1 KR1019970026183A KR19970026183A KR100256121B1 KR 100256121 B1 KR100256121 B1 KR 100256121B1 KR 1019970026183 A KR1019970026183 A KR 1019970026183A KR 19970026183 A KR19970026183 A KR 19970026183A KR 100256121 B1 KR100256121 B1 KR 100256121B1
Authority
KR
South Korea
Prior art keywords
bit
switching unit
control signal
cycle
lmr
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019970026183A
Other languages
English (en)
Other versions
KR19990002549A (ko
Inventor
문진석
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019970026183A priority Critical patent/KR100256121B1/ko
Publication of KR19990002549A publication Critical patent/KR19990002549A/ko
Application granted granted Critical
Publication of KR100256121B1 publication Critical patent/KR100256121B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1009—Data masking during input/output
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Dram (AREA)

Abstract

본 발명은 동기식 비디오 램 혹은 동기식 그래픽 램의 비트별 기록모드에 있어서, 액세스 효율을 높이기 위한 제어방법 및 제어신호 발생장치에 관한 것이다. 종래에는 지속적 모드를 채택하여 마스크 레지스터의 로딩단계와 기록이 수행될 열을 활성화시키는 단계가 독립적으로 존재하여 마스크 데이터가 여러번 바뀔 경우, 액세스 효율이 떨어지는 단점이 있었다. 본 발명은 종래 기술에서 LMR 싸이클을 열활성화 싸이클에 통합하여 실제 액세스 시간의 효율을 높이는 것으로 종래 비디오 램에서 사용된 비-지속적 비트별 기록 모드를 동기식 그래픽 램에 적합하도록 적용한 것이다.

Description

동기식 메모리의 비-지속적 비트별 기록 모드 제어방법 및 그 제어신호 발생 장치
도1은 종래에 있어서 지속적 비트별 기록 모드(persistent WPB mode)를 사용하여 기록 동작을 수행하는 싸이클을 도시한 것이다.
비트별 기록 모드는 일반적인 메모리가 워드단위로 입출력이 수행되는데 비해, 그래픽 메모리의 경우에는 각 픽셀단위의 접근을 위해 비트별로 기록할 필요가 있기 때문에 이를 메모리 자체에서 지원하기 위한 기록 모드이다.
도1에서 마스크 레지스터 로딩 싸이클(Load Mask Register)은 입출력의 대상이 되는 비트만을 선택하기위해 대상비트를 한정하는 동작이다. LMR 싸이클(101)은 기존의 WPB동작을 수행하기 위한 것이며, LMR 싸이클 (102)는 기록싸이클(106)의 기록을 위한 입출력 마스크(mask) 싸이클 수행을 위해서 새로운 마스크 데이터를 LMR 레지스터에 저장하기위한 동작이다. 열 활성화 싸이클(104)은 기록싸이클(106)에서의 WPB동작을 위해서 반드시 선행적으로 수행되어야 할 싸이클로, 대상이 되는 메모리의 열(row)를 활성화시키는 동작을 수행한다. LMR 사이클(103) 역시 다른 뱅크(Bank1)에서 수행되어야 할 WPB 동작 수행을 위해서 마스크 데이터값이 바뀔 경우 수행되어야 할 싸이클이다. 이처럼 비트별 기록싸이클에서 대상 비트의 위치가 빈번히 바뀔 경우 입출력 마스크 데이터가 빈번히 바뀌므로, LMR 싸이클(101, 102, 103)이 매번 수행되어야 한다.
도2는 도1의 종래의 방식에 있어서 각 신호들의 타이밍을 도시한다. WPB 동작을 위해서는 LMR 싸이클(101,102,103)동안 각각의 입출력에 대한 마스크 데이터가 우선 입력되어야 하고, 열 활성화 싸이클(104,105) 싸이클동안은 LMR 싸이클에서 래치된 마스크 데이터에 따라서 WPB 동작을 수행하게 된다. 마스크 데이터가 "0 (low)"인 비트는 마스킹 동작이 수행되고, 마스크 데이터가 "1 (high)"이면 비 마스킹 동작이 수행된다.
도2에서의 구체적인 신호에 대해서는 도5와 관련하여 설명될 것이며, 여기서는 본 발명의 구성과 관련이 깊은 lmr 신호와 wpb 신호에 대해 먼저 기술한다. lmr(304)신호는 LMR 싸이클(101,102,103) 동안 레지스터에 마스크 데이터를 입력할 수 있도록 제어하는 신호이다. LMR 레지스터 신호 (305)는 LMR 싸이클동안 레지스터에 입력되는 마스크 데이터 상태를 위상으로 나타낸 것으로 위상이 "high"일 동안은 비-마스킹 데이터, '로우'일 동안은 마스크 데이터이다. wpb＿b0(306), wpb＿b1(309)신호는 어느 뱅크(bank)에서 WPB 동작을 수행할 것인가를 결정하는 역할을 하는 것으로 열 활성화 싸이클(104,105)에서 발생한다. 이들 제어신호 'lmr'와 'wpb'를 발생하기 위한 종래의 회로구성을 도3에 도시하였다. 이렇게 구성된 종래의 동기식 메모리의 비-지속적 비트별 기록 모드 제어장치는 WPB 동작에서 마스크 데이터가 빈번히 바뀔 경우 LMR 싸이클(101)과 열 활성화 싸이클(104), 열 활성화 싸이클(104)과 LMR 싸이클(102), LMR 싸이클(103)과 열 활성화 싸이클(105)이 반드시 쌍으로 동작하여야 하기 때문에 실재의 액세스 시간이라는 측면에서 그 효율이 떨어지게 되는 문제점이 있었다.
따라서 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로써, 본 발명의 목적은 비트별 기록 모드를 수행시 마스크 데이타가 달라질 경우 매번 마스크 레지스터의 값을 바꾸어주기 위해 로드 라이트 마스크 레지스터 사이클을 수행하던 것을 모든 비트별 기록 사이클마다 LMR 사이클을 수행하지 않고도 마스크 동작을 할 수 있도록 함으로써, 액세스 시간의 효율을 증가시킨 동기식 메모리의 비-지속적 비트별기록모드 제어방법 및 그 제어신호 발생장치를 제공하는데 있다.
제1도는 지속적 비트별 기록 모드를 사용하여 기록 동작을 수행하는 종래 메모리의 동작 타이밍도.
제2도는 제1도의 종래의 방식에 있어서 각 신호들간의 동작 타이밍도.
제3도는 종래의 제어신호 발생장치를 도시한 회로도.
제4도는 본 발명에서 사용된 비트별 기록 모드의 동작 타이밍도.
제5도는 본 발명이 적용되는 동기식 메모리의 데이터 흐름을 도시한 회로구성도.
제6도는 제2도의 비트별 기록 모드에서 각 신호들간의 동작 타이밍도.
제7도는 본 발명의 제1 실시예에 의한 비트별 기록 모드 제어신호 발생장치의 회로도.
제8도는 본 발명의 제2 실시예에 의한 비트별 기록 모드 제어신호 발생장치의 회로도.
〈도면의 주요부분에 대한 부호의 설명〉
101, 102, 103 : 마스크 레지스터 로딩 싸이클(LMR)
104, 105 : 열 활성화 싸이클
106, 107 : 메모리 뱅크 기록 싸이클
703, 704, 705, 706, 708, 709 : 퓨즈
상기 목적을 달성하기 위하여, 본 발명의 동기식 메모리의 비-지속적 비트별 기록모드 제어방법은 복수의 뱅크로 구성되는 동기식 메모리의 각각의 뱅크에 대해: 비트별 기록을 위해 대상이 되는 비트만을 선택하기 위해 대상 비트를 한정하는 마스크 레지스터 로딩 단계와; 대상이 되는 메모리의 열(row)를 활성화시키기 위한 열 활성화 단계와; 각각의 뱅크의 상기 활성화된 열에서 상기 마스크 레지스터에 의해 선택된 비트에 데이터를 기록하는 단계를 포함하는 비트별 기록 제어방법에 있어서; 상기 마스크 데이터 로딩 단계가 열 활성화 단계와 동일한 클록에서 동시에 수행되는 것을 특징으로 한다.
또한 상기 방법을 구현하기 위한 본 발명의 동기식 메모리의 비-지속적 비트별기록모드 제어신호 발생장치는 전원부에 연결되고, 사전충전신호(precharge)에 의해 제어되는 제1 스위칭부와; 상기 제1 스위칭부에 직렬로 연결되며, 뱅크선택신호(bank0,1)에 의해 제어되는 제2 스위칭부와; 상기 제2 스위칭부에 직렬로 연결되며, 열선택신호(ras)에 의해 제어되는 제3 스위칭부와; 상기 제3 스위칭부에 직렬로 연결되며, 제어신호인 DSF 신호에 의해 제어되는 제4 스위칭부와; 상기 제4 스위칭부에 직렬로 연결되고 다른 종단은 접지전위에 연결되며, 지연 제어신호를 출력하는 지연 제어부에 의해 제어되는 제5 스위칭부로 구성되어 상기 제1 스위칭부와 제2 스위칭부의 공통 노드에서 마스크 레지스터 로딩 제어신호(lmr)와 뱅크 기록 제어신호(wpb)를 출력하는 것을 특징으로한다.
또한 상기 지연제어부는 제5 스위칭부의 제어단자에 출력이 연결되는 인버터와; 상기 인버터의 출력이 제1 종단에 연결되고, 제2 종단은 전원부에 연결되는 제1 퓨즈와; 상기 인버터의 입력단에 제1 종단이 연결되고 제2 종단은 전원부에 연결되는 제2 퓨즈와; 상기 제2 퓨즈의 제1 종단이 쏘스에 연결되고, 드레인은 접지전원에 연결되며, 상기 인버터의 출력이 게이트로 인가되는 제5 PMOS 스위칭부를 포함하는 것을 특징으로 한다.
이하, 본 발명의 일실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
도4는 본 발명에서 사용된 비트별 기록 모드의 동작 타이밍도이고, 도5는 본 발명이 적용되는 동기식 메모리의 데이터 흐름을 도시한 회로구성도이고, 도6은 도2의 비트별 기록 모드에서 각 신호들간의 동작 타이밍도이고, 도7은 본 발명의 제1 실시예에 의한 비트별 기록 모드 제어신호 발생장치의 회로도이며, 도8은 본 발명의 제2 실시예에 의한 비트별 기록 모드 제어신호 발생장치의 회로도이다.
도4를 참조하면, 본 발명의 비트별 기록 모드는 도1에서 LMR 싸이클(101,102,103)이 인가되어진것과는 달리 WPB 동작을 수행하는 열 활성화 싸이클(104,105)를 통해 인가되어진다는 점이 상이하다. 즉, 도1에서의 종래기술에서는 미리 수행되어진 LMR 싸이클(101,102,103)을 통해서 마스크 데이터를 LMR 레지스터에 래치하고 열 활성화 싸이클(104,105)에서 각각의 입출력에 대한 WPB 동작 여부를 결정한 후 기록 싸이클(106,107)에서 각각의 입출력에 대한 마스크 동작 여부를 결정하게 되는 것이다. 도6을 참조하여 본 발명에 의한 타이밍을 종래 기술과 대비하여 보면,
1. LMR 싸이클(101,102,103)이 없고,
2. 마스크 데이터가 LMR 싸이클(102,103)에서 입력되는 것이 아니고 열 활성화 싸이클(104,105)에서 입력되었고,
3. lmr 신호(304)가 LMR 싸이클(101,102,103)에서 활성화된 것이 아니라 열 활성화 싸이클(104,105)에서 각 뱅크의 WPB동작을 제어하는 wpb 신호(306,309)와 같은 싸이클에서 활성화된다.
그러면, 도5 내지 도8을 참조하여 본 발명의 동작을 구체적으로 기술한다.
도5는 본 발명이 적용되는 동기식 메모리의 비트별 기록을 위한 데이터 흐름에 따른 구성을 나타내는 회로도이다. 이러한 데이터 흐름내에서 도4 및 6에 기술된 바와 같은 제어순서에 의해 데이터의 흐름이 발생할 수 있도록 제어하는 제어신호 발생장치가 도7과 도8에 도시하였다.
도7은 본 발명에 따른 제어신호인 wpb 신호(306,309)와 lmr(304)를 발생하기 위한 회로의 제1 실시예를 도시한 것으로, 전원전위(Vcc)와 노드 N7 사이에 접속되며 게이트로 프리차지 신호(piprecharge)가 입력되는 P-모스 MP3와, 상기 노드 N7과 접지전압(Vss)사이에 직렬접속되며 각각의 게이트로 뱅크선택신호(pibank0,1)와 열선택신호(piras) 및 제어신호인 pidsf 신호가 각각 입력되는 N-모스 MN12 내지 MN14와, 상기 노드 N7과 노드 N8 사이에 래치 구조로 접속된 인버터 I3 및 I4와, 상기 노드 N8와 노드 N9 사이에 접속된 인버터 I5와, 상기 노드 N9와 wpb 신호를 출력하는 단자 사이에 직렬접속된 3개의 인버터 I6 내지 I8과, 상기 노드 N9와 노드 N10 사이에 접속된 인버터 I9와, 상기 노드 N9와 노드 N11사이에 직렬접속된 인버터 I11 내지 I14와, 상기 노드 N10과 노드 N11의 전위신호를 입력하여 논리연산한 신호를 노드 N12로 출력하는 NAND게이트 NA1과, 상기 노드 N12와 lmr 신호를 출력하는 단자 사이에 접속된 인버터 I10으로 구성된다. 상기 lmr(304)의 펄스폭은 인버터 I11 내지 I14로 구성된 지연회로(604)에 의해 결정된다. lmr(304)신호는 입력버퍼를 통하여 싸이클(109)의 "하이"(비-마스크) 데이터가 입력되면 DQ＿b(402)는 "로우"의 위상을 가지고 lmr신호(304)를 통하여 LMR 레지스터(305)에는 "하이"가 래치되어 wpb(308)의 위상에 관계없이 노드(406)이 "로우"로 되어 싸이클(106)에서 입력되는 DQ기록을 입력버퍼를 통하여 받아 들일 수 있는 상태가 된다. 반대로 싸이클(105)에서처럼 싸이클(110)에서의 DQ데이터가 "로우"인 경우에는 DQB(402)는 "하이"의 위상을 가지고 lmr(304)의 신호를 통하여 LMR레지스터(305)에 "로우"로 래치되어 wpb(308)의 위상이 "하이"로 갈 때 노드(406)은 "하이"가 되어 기록 싸이클(107)에서 입력되는 DQ를 받아들일수 없게 된다.
도6에서 영역(501)이 기록 가능한 영역이며 영역(502)에서는 WPB동작이 수행되어 입출력 마스킹 동작이 수행된다. 도6에서 신호중 casatv8＿b0(307)과 casatv8＿b1(310)은 뱅크 선택 정보로 동기식 DRAM, 혹은 그래픽 램에서는 보통 2개의 뱅크를 사용하기 때문에 어느 뱅크에 기록, 즉 WPB동작을 수행할 것인가를 결정하게금 한다. LCR 레지스터(407)은 그래픽 램의 특별한 모드인 블록 기록 모드시 사용되는 것으로 기록동작시 입력버퍼에서 입력되는 DQ의 역할을 대신한다.
도8은 본 발명의 제2 실시예에 따른 제어신호 발생장치의 회로도를 도시한 것으로, 전원전위(Vcc)와 노드 N13 사이에 접속되며 게이트로 프리차지 신호(piprecharge)가 입력되는 P-모스 MP4와, 상기 노드 N13과 접지전압(Vss)사이에 직렬접속되며 각각의 게이트로 뱅크선택신호(pibank0,1)와 열선택신호(piras) 및 제어신호 pidsf 신호가 각각 입력되는 N-모스 MN15 내지 MN17과, 전원전압(Vcc)과 노드 N14 사이에 접속된 퓨즈 708과, 전원전압과 노드 N15 사이에 접속된 퓨즈 709와, 상기 노드 N14와 노드 N15 사이에 접속된 인버터 I15와, 상기 노드 N14와 접지전압 사이에 접속되며 게이트가 상기 노드 N15에 연결된 N-모스 MN19와, 상기 N-모스 MN17의 일측단자와 접지전압 사이에 접속되며 게이트로 상기 노드 N15가 입력되는 N-모스 MN18로 구성된다.
도면에서, 종래 기술과 동작이 상이한 점은 CSB, RASB, DSF가 도4와 같은 위상이 되고, 싸이클(109,110)에서 DQ의 값이 "로우"이면 마스크 데이터이고, DQ의 값이 "하이"이면 비-마스크 데이터이다. 따라서 도4에서는 첫 번째 열활성화 싸이클(104)에서는 WPB 동작을 수행할 수 없게 되며, 두 번째 열 활성화 싸이클(105)에서는 WPB 동작을 수행할 수 있게 된다.
본 발명은 동기식 그래픽 램에서 특정한 모드인 지속적 비트별 기록 모드와 간단한 퓨즈 옵션(fuse option)을 통해 병행하여 사용할 수 있다. 기존의 지속적 모드를 쓸 경우 도3의 종래 제어신호 발생기에서는 퓨즈(703,705)를 절단하고 본 발명의 도8에서는 퓨즈(709)의 퓨즈를 절단하면 기존의 지속적 모드를 사용할 수 있으며, 비 지속적 모드를 사용하는 경우에는 도8의 퓨즈(704,706)을 절단하고 본 발명의 도8에서는 퓨즈(708)을 절단하면 비지속적 모드를 사용할 수 있다.
이상에서 설명한 바와 같이, 본 발명의 동기식 그래픽 램에서 비 지속적 비트별 기록 모드를 사용할 경우 기존의 LMR 싸이클이 없어짐에 따라 실재 액세스 시간의 효율을 실질적으로 높일 수 있는 효과가 있다. 또한, 비 지속적 비트별 기록 모드를 사용할 경우 기존에는 분리되었던 lmr, wpb 신호 발생부가 하나의 발생기로 사용될 수 있기 때문에 복잡한 기능에서 단순화되었으며 칩 배치 면적 역시 감소할 수 있어 기존의 배치 면적에 비해 효율적이다.
본 발명은 동기식 그래픽 램(Synchronous Graphic RAM)에 관한 것으로, 특히 비트별 기록(Write per Bit :이하 'WPB'라 칭힘) 모드를 수행시 마스크 데이타 (Mask Data)가 달라질 경우 매번 마스크 레지스터(Mask Register)의 값을 바꾸어 주기 위해 로드 라이트 마스크 레지스터(Load Write Mask Register : 이하 'LMR'이라 칭함) 사이클(cycle)을 수행하던 것을 모든 비트별(WPB) 기록 사이클마다 LMR 사이클을 수행하지 않고도 마스크 동작을 할 수 있도록 함으로써, 액세스 시간의 효율을 증가시킨 동기식 메모리의 비-지속적 비트별기록모드 제어방법 및 그 제어신호 발생장치에 관한 것이다.

Claims (3)

  1. 복수의 뱅크로 구성되는 동기식 메모리의 각각의 뱅크에 대해 비트별 기록을 위해 대상이 되는 비트만을 선택하기 위해 대상 비트를 한정하는 마스트 레지스터 로딩 단계와, 대상이 되는 메모리의 로우를 활성화시키기 위한 로우 활성화 단계와, 각각의 뱅크의 상기 활성화된 로우에서 상기 마스크 레지스터에 의해 선택된 비트에 데이터를 기록하는 단계를 포함하는 비트별 기록 제어방법에 있어서; 상기 마스크 데이터 로딩 단계가 로우 활성화 단계와 동일한 클록에서 동시에 수행되는 것을 특징으로하는 동기식 메모리의 비트별 기록 제어 방법.
  2. 동기식 메모리의 비트별 기록 모드를 위한 제어신호 발생장치에 있어서, 전원부에 연결되고, 프리차지 신호에 의해 제어되는 제1 스위칭부와; 상기 제1 스위칭부에 직렬로 연결되며, 뱅크선택신호에 의해 제어되는 제2 스위칭부와; 상기 제2 스위칭부에 직렬로 연결되며, 로우선택신호에 의해 제어되는 제3 스위칭부와; 상기 제3 스위칭부에 직력로 연결되며, 제어신호인 DSF 신호에 의해 제어되는 제4 스위칭부와; 상기 제4 스위칭부에 직렬로 연결되고 다른 종단은 접지전위에 연결되며, 지연 제어신호를 출력하는 지연 제어부에 의해 제어되는 제5 스위칭부를 구비하여 상기 제1 스위칭부와 제2 스위칭부의 공통 노드에서 마스크 레지스터 로딩 제어신호와 뱅크 기록 제어신호를 출력하는 동기식 메모리의 비트별 기록 제어장치.
  3. 제2항에 있어서, 상기 지연제어부는 제5 스위칭부의 제어단자에 출력이 연결되는 인버터와, 상기 인버터의 출력이 제1 종단에 연결되고, 제2 종단은 전원부에 연결되는 제2 퓨즈와, 상기 제2 퓨즈의 제1 종단이 쏘스에 연결되고, 드레인은 접지전원에 연결되며, 상기 인버터의 출력이 게이트로 인가되는 제5 PMOS스위칭부를 포함하는 것을 특징으로하는 동기식 메모리의 비트별 기록 제어장치.
KR1019970026183A 1997-06-20 1997-06-20 동기식 메모리의 비-지속적 비트별 기록 모드 제어방법 및 그 제어신호 발생장치 Expired - Fee Related KR100256121B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970026183A KR100256121B1 (ko) 1997-06-20 1997-06-20 동기식 메모리의 비-지속적 비트별 기록 모드 제어방법 및 그 제어신호 발생장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970026183A KR100256121B1 (ko) 1997-06-20 1997-06-20 동기식 메모리의 비-지속적 비트별 기록 모드 제어방법 및 그 제어신호 발생장치

Publications (2)

Publication Number Publication Date
KR19990002549A KR19990002549A (ko) 1999-01-15
KR100256121B1 true KR100256121B1 (ko) 2000-05-15

Family

ID=19510477

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970026183A Expired - Fee Related KR100256121B1 (ko) 1997-06-20 1997-06-20 동기식 메모리의 비-지속적 비트별 기록 모드 제어방법 및 그 제어신호 발생장치

Country Status (1)

Country Link
KR (1) KR100256121B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160103927A (ko) 2015-02-25 2016-09-02 도쿄엘렉트론가부시키가이샤 주변 노광 장치, 주변 노광 방법, 프로그램, 및 컴퓨터 기억 매체

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160103927A (ko) 2015-02-25 2016-09-02 도쿄엘렉트론가부시키가이샤 주변 노광 장치, 주변 노광 방법, 프로그램, 및 컴퓨터 기억 매체

Also Published As

Publication number Publication date
KR19990002549A (ko) 1999-01-15

Similar Documents

Publication Publication Date Title
US6459641B2 (en) Semiconductor memory device
KR0184622B1 (ko) 동기형 반도체 기억장치
USRE37176E1 (en) Semiconductor memory
US6636444B2 (en) Semiconductor memory device having improved data transfer rate without providing a register for holding write data
EP0360526B1 (en) Semiconductor memory device having flash write function
KR20000045404A (ko) 고속동작용 디램
US6636450B2 (en) Fuse read sequence for auto refresh power reduction
KR970029804A (ko) 디램
KR100902125B1 (ko) 저전력 디램 및 그 구동방법
KR100338084B1 (ko) 데이터출력타이밍을 제어하는 회로를 갖는 반도체메모리장치
KR100290286B1 (ko) 빠른 입출력 라인 프리차지 스킴을 구비한 반도체 메모리 장치
KR20000032290A (ko) 멀티-뱅크 구조를 가지는 반도체 메모리 장치
JP2697568B2 (ja) 半導体記憶装置
KR100266465B1 (ko) 내부동작주파수설정가능한dram
KR0172028B1 (ko) 프리챠지 회로를 갖는 반도체 메모리 디바이스
KR19980057449A (ko) 반도체 메모리 장치의 칼럼선택 제어회로
KR0157289B1 (ko) 컬럼 선택 신호 제어회로
KR100256121B1 (ko) 동기식 메모리의 비-지속적 비트별 기록 모드 제어방법 및 그 제어신호 발생장치
KR100334574B1 (ko) 풀-페이지 모드를 갖는 버스트-타입의 반도체 메모리 장치
KR20000020963A (ko) 반도체 메모리 장치의 어레이 내부 전원 전압 발생 회로
KR20000043193A (ko) 반도체 메모리 소자
KR100275722B1 (ko) 동기식 랜덤 엑세스 메모리 제어 장치 및 방법
KR0164797B1 (ko) 라이트 리커버리 제어회로 및 그 제어방법
KR100219491B1 (ko) 자동 프리차지 뱅크 선택 회로
KR100361862B1 (ko) 반도체 메모리장치 및 이의 센싱전류 감소방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19970620

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19970620

Comment text: Request for Examination of Application

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19991126

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20000221

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20000222

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20030120

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20040119

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20050120

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20060118

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20061211

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20080102

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20080102

Start annual number: 9

End annual number: 9

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20100109