KR100206142B1

KR100206142B1 - N/m count

Info

Publication number: KR100206142B1
Application number: KR1019970001517A
Authority: KR
Inventors: 김만용
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-01-20
Filing date: 1997-01-20
Publication date: 1999-07-01
Also published as: KR19980066162A

Abstract

본 발명은 N/M카운터를 공개한다. 그 회로는 제 1 값과 궤환되는 누산값을 가산하여 합과 캐리신호를 발생하기 위한 가산수단, 로드 신호 또는 리셋신호에 응답하여 리셋되고 주 클럭신호에 응답하여 상기 가산수단의 합신호를 입력하여 상기 누산값을 발생하기 위한 누산수단, 상기 로드 신호에 응답하여 N값을 저장하기 위한 제 1 저장수단, 상기 로드 신호에 응답하여 2^R-M +N(R은 누산수단의 비트 수, M은 발생시키려고 하는 클럭신호들의 분모의 값의 최소 공배수를 각각 말한다)의 값을 저장하기 위한 제 2 저장수단 및 상기 로드 신호 또는 상기 가산수단의 캐리신호에 응답하여 상기 제 1 저장수단 또는 제 2 저장수단의 출력값을 상기 제 1 값으로 출력하기 위한 선택수단으로 구성되어 있다. 따라서, 범용성을 가지며 다양한 클럭신호를 발생할 수 있다.The present invention discloses an N / M counter. The circuit is reset in response to an addition means, a load signal or a reset signal for generating the sum and carry signals by adding the first value and the accumulated accumulation value, and inputs the sum signal of the addition means in response to the main clock signal. Accumulating means for generating the accumulated value, first storage means for storing an N value in response to the load signal, 2 ^R -M + N (R is the number of bits of the accumulating means, M is Second storage means for storing the value of the denominator of the denominator of the clock signals to be generated, respectively) and the first storage means or the second storage means in response to the load signal or the carry signal of the addition means. And selection means for outputting the output value of the first value. Therefore, it is versatile and can generate various clock signals.

Description

N / M counter

본 발명은 카운터에 관한 것으로, 특히 프로그램 가능한 N/M 분주 카운터에 관한 것이다.The present invention relates to counters, and more particularly to a programmable N / M dispensing counter.

일반적인 프로그램 가능한 카운터를 사용하여 클럭신호를 분주하여 사용할 때 카운터에 사용된 레지스터의 갯수에 따라 1/N까지 클럭신호를 분주하여 사용할 수 있다. 그러나, 하나의 기준 클럭신호로 부터 1/N이 아닌 경우, 예를 들면 4/5, 또는 3/10과 같은 경우에는 특수하게 설계된 카운터를 사용하여야 하는데 범용성을 가지기 어렵고 나눗셈의 경우의 수가 많은 경우에 모든 조건을 만족하는 하드웨어를 설계하는 것은 그리 쉬운 일이 아닐 것이다.When using a common programmable counter to divide the clock signal, the clock signal can be divided up to 1 / N depending on the number of registers used in the counter. However, if it is not 1 / N from one reference clock signal, for example, 4/5, or 3/10, a specially designed counter should be used, but it is difficult to have general purpose and has a large number of divisions. Designing hardware that satisfies all the requirements will not be easy.

예를 들어, 어떤 장치에 있어서, 마스터 클럭신호가 1.8432MHz이고 이로 부터 만들어 내야하는 클럭신호가 19.2KHz, 14.4KHz, 9600Hz, 7200Hz, 4800Hz, 3600Hz라 하고 경우에 따라서 각 클럭신호는 1% -2%내에서 가변가능한 것이어야 한다면 이 모든 경우의 수를 만족시키는 카운터의 설계는 쉽지 않을 것이다. 즉, 1.8432MHz로 부터 7200Hz를 만들기 위해서는 3/768로 분주해야 하고 더욱이 1%- 2%의 변화를 주기위해서 최소 7272Hz -7344Hz와 7128Hz -7056Hz사이의 값을 갖도록 설계되어야 한다.For example, in some devices, the master clock signal is 1.8432 MHz and the clock signals that need to be produced are 19.2 KHz, 14.4 KHz, 9600 Hz, 7200 Hz, 4800 Hz, 3600 Hz, and in some cases each clock signal is 1% -2. Designing a counter to satisfy all these cases would not be easy if it had to be variable within%. In other words, to make 7200Hz from 1.8432MHz, it should be divided by 3/768 and designed to have a value between 7272Hz -7344Hz and 7128Hz -7056Hz at least to change 1% -2%.

종래의 N/M 분주 방법의 하나는 위상 동기 루프의 입력에 1/M 카운터를 구성하고 궤환 루프에 1/N 카운터를 구성하는 것이며, 다른 하나는 매우 빠른 기준 클럭신호를 사용하는 것인데, 이 방법은 때로 불가능할 수도 있었다.One conventional N / M division method is to configure a 1 / M counter at the input of a phase locked loop and a 1 / N counter at the feedback loop. The other is to use a very fast reference clock signal. Could sometimes be impossible.

본 발명의 목적은 범용성을 가지는 프로그램 가능한 N/M 분주 카운터를 제공하는데 있다.It is an object of the present invention to provide a programmable N / M dispensing counter having versatility.

이와같은 목적을 달성하기 위한 본 발명의 카운터는 제 1 값과 궤환되는 누산값을 가산하여 합과 캐리신호를 발생하기 위한 가산수단, 로드 신호 또는 리셋신호에 응답하여 리셋되고 주 클럭신호에 응답하여 상기 가산수단의 합신호를 입력하여 상기 누산값을 발생하기 위한 누산수단, 상기 로드 신호에 응답하여 N값을 저장하기 위한 제 1 저장수단, 상기 로드 신호에 응답하여 2^R-M +N(R은 누산수단의 비트 수, M은 발생시키려고 하는 클럭신호들의 분모의 값의 최소 공배수를 각각 말한다)의 값을 저장하기 위한 제 2 저장수단, 및 상기 로드 신호 또는 상기 가산수단의 캐리신호에 응답하여 상기 제 1 저장수단 또는 제 2 저장수단의 출력값을 상기 제1값으로 출력하기 위한 선택수단을 구비한 것을 특징으로 한다.The counter of the present invention for achieving the above object is reset in response to an addition means, a load signal or a reset signal for generating a sum and carry signal by adding the first value and the accumulated accumulation value, and in response to the main clock signal. An accumulating means for inputting the sum signal of the adding means to generate the accumulated value, first storage means for storing an N value in response to the load signal, and 2 ^R -M + N (R in response to the load signal); Denotes the number of bits of the accumulating means, M denotes the least common multiple of the value of the denominator of the clock signals to be generated), and second storage means for storing the load signal or the carry signal of the adding means in response to And selecting means for outputting the output value of the first storage means or the second storage means to the first value.

도 1은 일반적인 적분기의 블럭도이다.1 is a block diagram of a general integrator.

도 2는 본 발명의 N/M카운터의 블럭도이다.2 is a block diagram of an N / M counter of the present invention.

도 3a -f는 도 2에 나타낸 블럭도의 동작을 설명하기 위한 동작 타이밍도이다.3A-F are operation timing diagrams for explaining the operation of the block diagram shown in FIG.

이하, 첨부된 도면을 참고로 하여 본 발명의 N/M카운터를 설명하면 다음과 같다.Hereinafter, the N / M counter of the present invention with reference to the accompanying drawings as follows.

도 1은 일반적인 적분기의 블럭도로서, 가산기(10), 및 누산기(20)로 구성되어 있다.FIG. 1 is a block diagram of a general integrator, and includes an adder 10 and an accumulator 20.

카운터는 기본적으로 적분기와 같은 성질을 갖는다. 1/2^R카운터의 경우 도 1의 가산기로 입력되는 데이타 1을 N으로 바꾸면 누산기(20)의 값은 N씩 증가할 것이며 이때 분배율은 N/2^R이 될 것이다.The counter basically has the same properties as the integrator. In the case of the 1/2 ^R counter, if the data 1 input to the adder of FIG. 1 is replaced with N, the value of the accumulator 20 will increase by N, and the distribution ratio will be N / 2 ^R.

도 2는 본 발명의 N/M 카운터의 블럭도로서, 가산기(10), 누산기(20), 레지스터들(30, 40), 멀티플렉서(50), 및 OR게이트들(60, 70)로 구성되어 있다.2 is a block diagram of an N / M counter of the present invention, which comprises an adder 10, an accumulator 20, registers 30 and 40, a multiplexer 50, and OR gates 60 and 70. have.

도 2에서 분모의 최소 공배수를 M이라 하고 그 값을 포함할 수 있는 만큼의 레지스터를 누산기에 할당한다. 1.8432MHz의 기준 클럭신호로 부터 100800Hz를 만드는 경우를 설명하면 다음과 같다. 분배율은 1843200/100800 = 127/7 =18.28571429이다. 그리고 분배율을 (A 1* d + B 1* (d+1))/(A +B)로 만든다. 여기에서, A, B는 솟수인 정수이고, d는 분배율의 정수부분, 즉, 18을 나타낸다. 그래서, 분배율은 (5 1* 18 +2 1* 19)/ 7로 표현할 수 있으며 이 말은 다시 5번의 18분배와 2번의 19분배를 통하여 100800Hz를 만들 수 있다는 것이다. 모든 분배율의 조합으로 구성할 수 있다.In FIG. 2, the lowest common multiple of the denominator is M, and as many registers as possible can be included in the accumulator. The case of making 100800 Hz from the 1.8432 MHz reference clock signal is as follows. The partition ratio is 1843200/100800 = 127/7 = 18.28571429. Then make the distribution ratio (A 1 * d + B 1 * (d + 1)) / (A + B). Here, A and B are integers that are prime numbers, and d represents an integer part of the distribution ratio, that is, 18. Thus, the distribution ratio can be expressed as (5 1 * 18 +2 1 * 19) / 7, which means that 100800Hz can be made through five 18th divisions and two 19th divisions. It can consist of any combination of distribution ratios.

따라서, 레지스터(30)에 초기값을 저장하고 정상적으로 레지스터(30)의 값을 누적하면 누산기(20)에는 초기값에 따라 d에서 1+d의 분배로 가변시킬 수 있을 것이다.Therefore, if the initial value is stored in the register 30 and the value of the register 30 is normally accumulated, the accumulator 20 may vary from d to 1 + d according to the initial value.

따라서, 레지스터(30)에 A값인 5를 저장하고 레지스터(40)에 2^R-M +N을 대입한 후 누산기(20)의 출력신호에서 캐리신호가 발생할 때마다 멀티플렉서(50)로 하여금 레지스터(40)의 값을 선택하도록 하면 매 캐리가 발생할 때마다 누산기(20)의 값은 0을 향하여 수렴할 것이다.Therefore, after storing 5, which is an A value, in the register 30 and substituting 2 ^R -M + N in the register 40, the multiplexer 50 causes the multiplexer 50 to register each time a carry signal occurs in the output signal of the accumulator 20. If the value of 40) is selected, the value of the accumulator 20 will converge toward zero each time a carry occurs.

여기에서, 누산기(20)의 값이 어느 값이하이면 (1+d)의 분배를 수행하고 정상시에는 d만큼 분배를 수행한다. 원하는 분주된 클럭신호는 캐리신호를 이용하여 만들어 낼 수 있다.Herein, if the value of the accumulator 20 is less than or equal to a certain value, distribution of (1 + d) is performed, and distribution is performed as much as d in normal state. The desired divided clock signal can be generated using the carry signal.

도 3a -f도는 도 2에 나타낸 회로의 동작을 설명하기 위한 동작 타이밍도로서, 분모의 최소 공배수의 값(M)이 13이고, 분자의 값(N)이 1에서 6까지 변화하는 클럭신호를 발생하는 경우의 동작을 설명하기 위한 것이다. 그리고 N/M이 1/2보다 큰 경우에는 동작하지 않으며, 레지스터들(30, 40)은 4비트 레지스터이고, 누산기(20)는 4비트 누산기이다.3A to 3F are timing diagrams for explaining the operation of the circuit shown in FIG. This is for explaining the operation when it occurs. If N / M is greater than 1/2, the operation does not work. The registers 30 and 40 are 4-bit registers, and the accumulator 20 is a 4-bit accumulator.

도 3a에서, 레지스터(30)에는 N의 값인 6이 저장되고 레지스터(40)에는 2^R-M+N의 값이 저장되므로 2⁴-13+6의 값인 9가 저장된다. 그리고, 초기에 로드신호(Load)가 하이레벨이므로 멀티플렉서(50)는 레지스터(40)의 값인 9를 출력한다. 가산기(10)는 이 값을 출력한다. 그리고, 누산기(20)는 주 클럭신호(MCK)에 응답하여 값 9를 출력한다. 다음 선택신호(SEL)가 로우레벨이 되고 레지스터(30)에 저장된 값 6이 멀티플렉서(50)를 통하여 출력된다. 이 값은 가산기(10)에 의해서 합해져서 0F를 출력하게 된다. 다음 가산기(10)의 캐리 출력신호가 발생되지 않았으므로 선택신호(SEL)는 로우레벨을 유지하고 다시 6의 값이 멀티플렉서(50)를 통하여 출력된다. 이 값은 이전의 누산 결과(0F)와 더해져서 가산기(20)의 출력값은 15가 되고 캐리 출력신호가 발생된다. 따라서, 멀티플렉서(50)는 레지스터(40)의 출력값인 9를 출력하게 된다. 이와같은 방법으로 동작을 수행하여 도 3a에 점선으로 표시한 구간에서 확인할 수 있듯이 13개의 주 클럭신호(MCK)가 발생될 때 6개의 캐리 출력신호(CARRY)를 발생하여 6/13 카운터로 동작하게 된다.In FIG. 3A, the value 6 of N is stored in the register 30 and the value of 2 ^R -M + N is stored in the register 40, so that the value 9 of 2 ⁴ -13 + 6 is stored. In addition, since the load signal Load is initially at the high level, the multiplexer 50 outputs 9, which is the value of the register 40. The adder 10 outputs this value. The accumulator 20 outputs a value 9 in response to the main clock signal MCK. The next select signal SEL becomes low level and the value 6 stored in the register 30 is output through the multiplexer 50. This value is added by the adder 10 to output 0F. Since the carry output signal of the next adder 10 has not been generated, the selection signal SEL maintains a low level and a value of 6 is outputted through the multiplexer 50. This value is added to the previous accumulation result 0F so that the output value of the adder 20 is 15 and a carry output signal is generated. Therefore, the multiplexer 50 outputs 9 which is an output value of the register 40. In this manner, as shown in the dotted line in FIG. 3A, when the 13 main clock signals MCK are generated, 6 carry output signals CARRY are generated to operate as a 6/13 counter. do.

도 3b-3f에 나타낸 동작 타이밍도로 부터 본 발명의 카운터가 1/13 -5/13 카운터로 동작함을 알 수 있다.It can be seen from the operation timing diagrams shown in FIGS. 3B-3F that the counter of the present invention operates as a 1/13 -5/13 counter.

따라서, 본 발명의 N/M 카운터는 범용성을 가지며 다양한 클럭신호를 발생할 수 있다.Therefore, the N / M counter of the present invention is versatile and can generate various clock signals.

Claims

An addition means for generating a sum and carry signal by adding a first value and an accumulated accumulation value, reset in response to a load signal or a reset signal, and inputting a sum signal of the addition means in response to a main clock signal to obtain the accumulated value; Accumulating means for generating a signal, first storage means for storing an N value in response to the load signal, and 2 ^R -M + N (R is the number of bits of the accumulating means, M is intended to be generated in response to the load signal). Second storage means for storing the value of the denominator of the denominator of the clock signals, respectively, and an output value of the first storage means or the second storage means in response to a carry signal of the load signal or the addition means. N / M counter, characterized in that it comprises a selection means for outputting the first value.