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KR0128729B1 - 매트릭스 표시 장치 - Google Patents

매트릭스 표시 장치

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KR0128729B1
KR0128729B1 KR1019880017442A KR880017442A KR0128729B1 KR 0128729 B1 KR0128729 B1 KR 0128729B1 KR 1019880017442 A KR1019880017442 A KR 1019880017442A KR 880017442 A KR880017442 A KR 880017442A KR 0128729 B1 KR0128729 B1 KR 0128729B1
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KR
South Korea
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row
line
transistor
column
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Prior art date
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KR1019880017442A
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KR890010594A (ko
Inventor
렉스 두바에르 아르네
Original Assignee
이반 밀러 레르너
필립스 일렉트로닉스 엔. 브이.
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Filing date
Publication date
Application filed by 이반 밀러 레르너, 필립스 일렉트로닉스 엔. 브이. filed Critical 이반 밀러 레르너
Publication of KR890010594A publication Critical patent/KR890010594A/ko
Application granted granted Critical
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Abstract

내용없음.

Description

매트릭스 표시 장치
제1도는 각각이 각 스위칭 수단에 연결된 표시 소자의 열 및 행 배열을 사용한 종래의 액정 매트릭스 표시 장치를 도시하는 단순화한 블럭도.
제2도는 행 및 열 어드레스 지정 회로가 다중부로 나누어지는 제1도에 도시된 형태의 장치를 위한 이중 매트릭스 어드레스 지정을 도시하는 블럭도.
제3a, b 및 c도는, 비디오 프리 프로세서 제2도에 도시된 형태의 장치를 위한 열 로딩에 대한 이의 논리 타이밍 다이어그램.
제4도는 본 발명에 따른 열 어드레스 지정의 한가지 형태의 구성도.
제5도는 본 발명에 따른 열 라인을 위한 여분의 회로를 부가한 도면.
제6a, b도는 본 발명에 따른 행 어드레스 지정을 도시하는 구성도.
제7도는 본 발명에 따른 행 라인을 위한 여분 회로의 부가를 도시한 구성도.
제8도는 본 발명에 따른 행 주사를 도시하는 구성도.
제9도는 본 발명에 따른 행 어드레스 지정에 사용하기 위한 논리 회로의 한가지 형태의 블록도.
제10a 내지 d도는 제9도의 논리 회로에 의해 발생되거나 사용되는 형태의 파형도.
* 도면의 주요부분에 대한 부호의 설명
10 : 패널 14, 15 : 도체
20, 21 : 제어 회로 20, 32 : 구동기 트랜지스터
90 : 타이밍 회로
본 발명은 박막 활성 매트릭스 장치 및 그 장치의 어드레스 지정 회로에 관한 것으로, 특히, 표시 장치로 사용될 수 있는 매트릭스에 관한 것이다.
박막 활성 매트릭스 장치는 여러 용도로 사용될 수 있다. 보다 공통의 응용중 하나는 표시 장치로 사용하는 것이다. 이 응용에서, 표시 장치는 전자 광학 물질의 얇은 층 또는 박막의 마주 보는 면 위에 지지된 전극에 의하여 형성된 배열로 배열되고, 전극에 인가된 스위칭 신호에 응답하여 표시 소자에 데이터 신호의 응용을 제어할 수 있는 스위칭 수단에 결합된 다수의 표시 소자를 구비한다. 이런 종류의 표시 장치는, 액정 및 전기 영동(泳動) 부유물과 같은 전자 광학 층 물질을 사용하여 숫자와 문자 및 비디오 정보를 표시하기에 적합하다. 예를 들면, 그 내용이 본원에 참조로 포함된 레크너 등에 의한 문헌, PIEEE(1981년 11월, 페이지 1566 내지 1579)을 참조하라.
상기 종류의 액정 매트릭스 표시 장치의 공지된 예에서, 표시 소자는 활성층의 한 면상에 있는 각 픽셀전극과, 활성층의 반대면 상에 있는 공통 전극의 마주 보는 부분에 의하여 한정되는 행(row)과 열(column)의 매트릭스로 배열된다. 예를 들면, 박막 트래지스터(TFT)의 트랜지스터 형태의 스위칭 수단은 픽셀 전극에 접속된 드레인 전극을 갖는 각 표시 소자의 픽셀 전극 근처에 위치된다. 동일한 열에서의 모든 트랜지스터의 소스 전극은 데이터 신호가 인가되는 한 세트의 열 도체 중 각각의 하나에 접속되며, 동일한 행에서 모든 트랜지스터의 게이트 전극은 스위칭(게이트) 신호가 트랜지스터를 온으로 스위치하도록 인가되는 한 세트의 행 도체 중 각각의 하나에 접속된다. 이러한 장치는, 차례로 각 행에서 모든 트랜지스터를 온으로 하도록 순차적인 방법으로 행 도체를 한 번에 하나씩 각각 주사하고, 동시에 표시 장치를 구성하도록 차례로 각 행에 대해 적절하게 맞춰 열 도체에 데이터 신호를 인가함으로써, 구동한다. 트랜지스터가 온일 때, 데이터 신호는 관련된 구동 전극에 제공되어 표시 소자를 충전시킨다. 표시 소자(LCD) 또는 픽셀은 일반적으로 불리는 대로 캐패시터와 전기적으로 동등한 것으로 생각될 수 있다. 스위칭 전압의 종료시 트랜지스터가 오프 될 때, 비-비월 주사를 갖는 비디오 표시 장치의 경우, 다음 필드 주기의 주사 신호로 어드레스 지정되는 다음 시간까지 전하가 표시 소자에 저장된다.
이런 종류의 표시 장치는 공지되어 있다. 활성 매트릭스로 어드레스 지정된 액정 표시 장치는 전형적으로 200,000 이상의 표시 소자로 구성되고, TV 화상을 표시할 수 있다. 표시된 영상의 해상도는 영상을 형성하는 픽셀 수에 따른다. 정상의 TV 수상기의 해상도를 달성하기 위해서는 예컨대 480×640 매트릭스(총 308,200 픽셀)에 달하는 픽셀 수까지 증가하는 경향이 있다. 대형 표시 장치에 있어서, 픽셀을 구동하도록 사용되는 트랜지스터는 투명 기판(유리 또는 수정)상에 증착되는 박막 트랜지스터(TFT)이다. 표시 면적이 점점 더 크게 되는 것에 따라 필요로 되는 표시 소자의 수 및 스위칭 수단의 수에서의 대응한 증가가 필요하다.
이러한 고 해상도 표시 장치를 제조할 때의 중요 문제점은, 어드레스 지정회로와 픽셀용 TFT 구동기 사이에 필요한 접속 수이다. 예를 들면, 투사형 텔레비전(PTV)에서 활성 매트릭스가 3cm×4cm 구형이라고 가정하면, 480행과 640열을 사용하는 매트릭스는 어드레스 지정 회로에 대한 1120개의 접속이 필요하다. 현재의 기술로는, 이와 같이 많은 수의 접속점을 매트릭스당 필요한 기판 면적을 증가시킴이 없이 3×4㎠ 구형 매트릭스의 외면 둘레에 제공할 수 없다. 따라서 비용이 증가하는 문제가 생긴다.
이 종류의 보다 큰 면적의 표시 장치를 제조시의 다른 주요 문제점은 수율이다. 예를 들면, 결합된 행 및 열 도체를 갖는 투명 기판 상에 증착된 TFT를 사용할 때, 소수의 결점 있는 픽셀 TFT 또는 하나의 도체 파손은 장치를 불량품으로 만든다. 결점의 특징에 따라, 하나의 결점 있는 TFT라 할지라도, 하나의 완전한 행 및 하나의 완전한 열의 표시 소자를 사용할 수 없게 한다. 상기 문제점을 극복하기 위하여, 다양한 여분의 구조가 제안되었다. 일본의 디스플레이 86'(Japan Display 86')(페이지 204 내지 207)에서 다케다 등은, 픽셀당 하나의 부가적 TFT를 제공하여, 전체적으로 픽셀당 TFT가 인접한 주사 라인에 의해 제공 또는 구동되도록 하였다. 부가적인 게이트나 소스 라인은 필요하지 않다. 변형에 있어서, 픽셀당 세 개의 TFT가 묘사되며, 이 경우 제3의 TFT는 인접한 픽셀을 수직으로 상호 접속한다.
SID 87 다이제스트(페이지 79 내지 81)에서 다까하시 등은 라인 결점에 초점을 맞춰, 라인당 데이터 입력 루트를 이중으로 하는 것을 제안하였다. 다시 말하면, 각 픽셀은 하나의 독립된 TFT에 의해 두개의 행 도체에 접속되며, 각 도체는 반대면으로부터 구동된다. 이중 또는 여분의 라인은 IEEE-TEC(1985년 2월, 페이지 39∼43)에 야나노 등에 의해 기술되어 있지만, 각 픽셀당 추가의 TFT가 제공되는 여부가 명확하지 않다.
라인 결점은 정정하도록 제안된 여분의 구조에서, 이중 또는 여분의 라인은, 각 픽셀에 여분의 라인을 접속시키기 위하여 픽셀당 부가적인 TFT를 요구하는 일부 경우, 제공된다. 또한, 매트릭스의 반대면으로부터 동일 신호로 도체 라인을 구동하는 것이 제안되었다.
상술된 바와 같이, 또 다른 문제점은 활성 LCD 표시 장치와 어드레스 지정 회로 사이에 요구되는 많은 수의 접속이다. 이것은 특히 투사형 시스템에서 만족시키기 어려운 요구 사항이다. 투사형 시스템에서 비용 문제 때문에 활성 LCD 표시 장치는 필요한 많은 수의 접속을 수용하기 위하여 작고 좁은 지역만을 남겨 둔다. SID 86 다이제스트의 페이지 281 내지 284에서 맬름버그 등은, LCD 소자용 픽셀 구동기의 제조에서 사용되는 것과 동일한 기술을 사용하여 표시 장치 기판 상에 주사 장치의 전자 회로를 집적시키도록 제안하였고, 개별 픽셀을 선택하도록 활성표시 장치에 사용된 것과 동일한 매트릭스 구조에 기초한 정류자 또는 스위치 구성을 사용하여 접속의 수를 감소시키는 것을 제안하였다. 상기 맬름버그의 제안에서, 상기 행 라인은 각각(192×128 매트릭스에 대해) 8개 라인의 16 부분으로 나누어 진다. TV 표시 장치로서 사용하기 위한 동작은 기술되지 않았고, 상기 출판물의 제7도에 도시된 바와 같이, 데이터를 제공하고 신호를 선택하기 위하여 외부 IC가 요구된다.
이러한 종래 기술의 제안은, 모든 선택되지 않은 행 라인에 대한 오프 상태는 TV 라인 시간마다 한정될 수 있고 또한 한정되어야만 하고, 이에 의해 선택되지 않은 행의 캐패시터가 프레임 시간 동안 충분한 전하를 서서히 축적하여, TV 표시 장치를 위한 비디오인 입력 정보가 한 번에 1라인 이상 표시되도록 하는 가능성을 제거한다는 사실을 인식하지 못하였다. 또 다른 단점은 정류자(commutator)를 위한 제안된 스위치 구성은, (열에 대해) 유효한 여분의 구조를 집적시키는 것을 불가능하게 하거나, (행에 대해) 유효한 여분의 구조를 집적시키는 것을 어렵게 만든다.
본 발명의 목적은 TV 표시 장치용 개선된 박막 활성 매트릭스 장치를 제공하는 것이다.
본 발명의 다른 목적은 박막 활성 매트릭스 장치에 필요한 어드레스 지정 회로의 집적도를 증가시키는 것이다.
본 발명의 또 다른 목적은 의도하지 않은 라인 파괴에 대해 보호하는 새로운 여분의 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 비디오 정보의 가짜 표시를 피하는 박막 활성 매트릭스 장치를 제공하는 것이다.
이들 및 다른 목적과 장점은, 다음에 기술되는 바와 같이, 하나 또는 그 이상의 다음의 특징을 포함함으로써 본 발명에 따른 박막 활성 매트릭스 장치에서 달성된다.
본 발명의 특징은 라인 결점을 정정하기 위한 여분의 회로를 제공하며, 부가적인 행 또는 열 라인을 요구하지 않으나 각 행 또는 열에 대해 단지 하나의 부가적 TFT만을 요구한다. 따라서, 필요한 부가적인 요소의 많지 않은 증가만으로 필요한 공간 및 복잡도가 현저히 감소된다. 이 특징은 두 TFT의 입력을 상호 접속시키는 것과, 출력을 매트릭스의 한 면으로부터 각 인접한 행 또는 열 라인에 접속하고, 다음의 두 인접한 행 또는 열 라인을 갖는 반대 면상에서 출력을 이와 같이 접속하는 것을 포함한다.
본 발명의 다른 특징은, 모든 소스(모든 게이트 대신)가 상호 접속되도록, 어드레스 구동기가 이웃하는 구동기 TFT의 각 부분에서 특정 방향을 갖는 매트릭스 구성을 사용하는 어드레스 지정 구조이다. 이러한 배열은 놀랍게도, 맬름버그 배열에서는 가능하지 못한 것으로, 상기의 새로운 여분 구조를 패널에 포함될 수 있도록 한다.
본 발명의 다른 특징에서, 선택되지 않은 라인의 오프 상태를 각 TV라인 시간의 일부분 동안 정확히 설정하는 새로운 회로가 제공된다는 것이다. 이것은, 선택 과정에서 수평 및 수직 회귀 펄스를 포함하는 조합 논리 회로를 이용하여, 모든 행 라인에 대한 양의 오프-상태의 응용을 포함하고, 1개의 행 라인 또는 2개의 행 라인(새로운 용장 회로를 이용하는 경우)을 선택하는 회로에 의해 달성된다.
본 발명의 다른 특징은, 어드레스 지정 회로에 부가하여, 기판 상에서 선택 회로를 집적화하여, 일부 외부 IC의 필요성을 제거하고, 기판의 접속에 필요한 수를 감소시킴으로써, TV용 표시 장치의 제조시에서의 가능한 수율을 증대시키는 것이다.
본 발명의 다른 특징은, 부가적인 메모리를 요구함이 없이, 미리 처리된 비디오 신호에 대해 증가된 획득 시간을 제공하는 열을 위한 개선된 구동 회로에 있다.
픽셀 트랜지스터, 어드레스 및 선택 구동기를 포함하는 활성 트랜지스터는 예를 들면, 비결정 실리콘 또는 폴리실리콘 기술을 이용하여, 유리와 같은 전형적으로 투명 기판 상에 TFT로서 형성된다. Ⅱ-Ⅳ 화합물 반도체가 사용될 수 있지만, 폴리실리콘 TFT를 사용하는 것이 더 양호하다. 이것은 투사형 TV용에 요구되는 작은 사이즈에서 폴리실리콘 TFT를 사용하는 것이 높은 이동도 및 낮은 감광성을 표시하기 때문이다.
본 발명에 따른 활성 매트릭스 장치의 실시예는 이하 첨부된 도면을 참조로 하여 본원 명세서를 더욱 상세히 설명하기로 한다.
본 발명의 한 특징에 따라서, 어드레스 회로는 행/열 매트릭스 구조로 구성되고, 제1어드레스 지정 매트릭스의 각 행은 활성 픽셀 매트릭스의 각각의 행에 접속되고, 제2어드레스 지정 매트릭스의 각 열은 활성 픽셀 매트릭스의 각각의 열에 접속된다. 이 구성은 TV용의 480×640 활성 매트릭스에 대한 접속점의 총수를 1120개의 접속점으로부터 1 자리수가 작은 값으로 감소시킨다. 결과의 보다 적은 수의 접속점은 종래 기술을 사용하여 공통의 기판 상에 제공될 수 있다. 또한 접속점 수의 감소는 어드레스 지정 매트릭스를 위한 제어 신호를 실현하기 위한 박막 회로를 사용함으로써 가능하다.
제1도와 관련하여, TV 화상을 표시하기 적합하며 레크너 등의 출판물에 기술된 형태의 매트릭스 표시장치는 활성 매트릭스 어드레스 지정된 액정 표시 패널(10)을 구비하며, 상기 패널은 각 행에서 n개의 수평으로 배열된 표시 소자(12)(1 내지 n)를 갖는 m(1 내지 m)으로 구성된다. 간결성을 위하여 일부 표시 소자만이 도시되었다. 실제로는 매트릭스 배열에서 표시 소자(m×n)의 총수는 200,000이상, 예를 들면 307,200의 표시 소자, 즉 480×640 매트릭스용 픽셀이 될 수 있다.
각 표시 소자(12)는 표시 소자에 데이터 신호를 전압의 공급을 제어하는 스위칭 수단(11)에 접속된다. 각, 행에서 모든 표시 소자(12)에 접속된 스위칭 수단(11)은 공통의 행 도체(14)를 통하여 제어되고, 이 공통의 행 도체(14)는 스위칭 신호를 공급받고, 점(22)에서 스위칭 수단이 접속된다. 각 열에서 모든 표시 소자(12)에 접속된 스위칭 수단(11)은, 접속점(23)에서 관련 표시 소자용 데이터 신호 전압이 제공되는 공통열 도체(15)에 접속된다. 따라서, m형 도체(14) 및 n열 도체(15)가 있으며, 두 세트의 도체는 서로 직각으로 연장된다.
스위칭 수단(11)에서의 출력은 도체(14,15) 및 스위칭 수단(11)과 함께 장치의 기판 표면상에 구성되는 각 표시 소자의 전극(16)에 접속된다. 모든 표시 소자에 대해 공통인 카운터 전극(17)은, 기판의 다른 표면상에 구성되거나, 또는 예를 들면 그들 사이에 배치된 TN 액정 물질을 통해 이 기판 표면에 평행으로 이격된 다른 기판 상에 구성된다. 유리일 수도 있는 한 기판 또는 대향 기판에 종래 방법으로 편광자 및 분광층이 제공된다. 액정 물질은, 표시 소자의 양단에 인가된 전압에 따라, 표시 소자를 통해 투과하는 광을 변조시킨다. 즉, 한 기판 상에 있는 스위칭 수단에 접속된 전극, 다른 기판 상의 공통 전극의 대향 부분 및 그들 사이의 액정 물질에 의해 한정되는 각 표시 소자는, 그들 각각의 전극 양단에 인가된 구동 전압에 따라 패널의 광투과를 변화시킨다. 이 장치는, 각 행에서 모든 스위칭 수단을 차례로 온으로 하도록, 스위칭신호로 행 도체(14)를 순차적으로 주사함으로써 시간에 기초하여 한 행상에서 구동되고, 완전한 표시 화상을 구성하도록 스위칭 신호와 동기가 맞춰진 데이터 신호를 표시 소자의 각 행을 위한 열 도체에 차례로 적절하게 공급한다. TV 표시 장치의 경우에 있어서, 이들 데이터 신호는 비디오 정보 신호를 구비하며, 표시 소자의 각 행에는 TV 한 라인에 대응하는 비디오 정보 신호가 제공된다. 시간 어드레스 지정 시에 한 행을 사용하여, 어드레스 지정된 행의 각 스위칭 수단(11)은 예컨대 TL, 즉 활성 라인 시간과 같은 시간동안 온으로 스위치되고, 이 동안 비디오 정보 신호는 열 도체(15)로부터 표시 소자(12)로 전달된다. 행 어드레스 지정 및 스위칭 신호의 종료 다음에서는, 행의 스위칭수단(11)이 턴 오프되어 도체(15)로부터 표시소자를 분리시키고, 인가된 전하가 표시 소자 상에 기억되도록 한다. 다음 필드 주기에서의 비비월 주사의 경우, 스위칭 수단이 어드레스 지정되는 다음 시간까지, 표시 소자는 인가된 데이터 신호에 의하여 구동되고 결정되는 상태로 남아 있게 된다. 이것은 데이터 저장 시간이 필드 시간과 동일한 것을 의미한다.
행 도체는 규칙적인 타이밍 펄스가 공급되는 제어 회로(20)에 의해 스위칭 신호로 어드레스 지정된다. 비디오 정보(데이터) 신호는 제어 회로(21)로부터 열도체(15)에 제공된다. 제어 회로(21)에는 비디오 신호 및 타이밍 펄스가 동기하여 제공되며, 패널(10)의 시간 어드레스 지정 시에 행에 적절한 직렬에서 병렬로의 변환을 제공한다. 밀리미터당 제어 회로(20,21)로부터 표시부(10)에의 접속 수를 감소시키기 위하여, 홀수 및 짝수 행과 홀수 및 짝수 열은 주로 패널의 반대 면으로 부터 구동된다.
본 발명의 한 특징은 LCD 매트릭스를 위한 TFT 픽셀 구동기(11)를 제작하기 위해 사용되는 동일 TFT 기술을 사용하여 블럭(20,21)의 어드레스 지정 회로를 구성하는 것이다. 이와 같은 기술의 설명에 대해서는 앞에서 인용한 출판물을 참조한다. 본 발명의 특징에서, TFT 기술은 패널의 경계부, 즉 활성 표시 장치 영역의 외부까지 확장되고, 동시에 블럭(20,21)의 어드레스 지정 회로를 구성하는데 사용된다. 게다가, 부가적인 처리 단계의 첨가가 없이, 작은 영역 매트릭스 배열 상에서 편리하게 구성될 수 있는 레벨로 접속수를 감소시키기 위하여, 패널의 행/열 매트릭스 구조와 비슷한 어드레스 지정 회로에서, 행/열 매트릭스 구조가 사용된다. 이것은 제2도에 도시되었고, 이 도면은 어드레스 지정 매트릭스(20,21)가 초과의 기판 영역을 요구하지 않는 방법으로 필요한 접속수를 최소로 하는 목적을 달성하는 방법으로 표시 배열(10) 주위의 기판 상에 균일하게 분포될 수 있고, 또한 필요한 접속수를 최소화시키는 목적을 달성시키는 것이 도시되었다.
제2도는 이중 매트릭스 어드레스 지정을 사용하는 활성(LCD) 매트릭스(10)를 도시한다. 홀수 및 짝수 열과 홀수 및 짝수 행이 활성 매트릭스의 반대 면으로부터 구동되는 어드레스 지정 구조가 양호하다. 주어진 예에서, 480×640 활성 매트릭스가 사용되지만, 본 발명은 이에 제한되지 않는 것을 이해해야 한다. 제2도에서 320개의 홀수 열은 상부로부터 어드레스 지정되고, 320개의 짝수 열은 하부로부터 어드레스 지정된다. 유사하게, 240개의 홀수 행은 왼쪽부터 어드레스 지정되고, 240개의 짝수 행은 오른쪽부터 어드레스 지정된다. 홀수 및 짝수 열 모두 각각이 20열을 제어하는 16부분을 갖는 어드레스 지정 매트릭스(16×20)에 의해 구동된다. 따라서 이것은 각 면에 Vo(1)…Vo(20) 및 Ve(1)…Ve(20)으로 표시된 20개의 공통 열 입력라인을 요구한다. V는 비디오 입력 신호, o는 홀수 e는 짝수를 의미한다. 각 열 입력 신호 라인은 각 부분의 한 대응 열에 접속된다.
동작 중에, 원래의 인입 비디오 신호는 액정 패널을 구동하는데 적합한 신호(V(LC))로 변환되어야 한다. 변환된 비디오 신호는, 열 입력 신호 라인(Vo(1)…Vo(20)및 Ve(1)…Ve(20))에 인가될 때, 15에서 정정 열신호를 제공하는 40개의 적절한 신호로 나누어진다. 이것은 공지된 프리-프로세서(40), 예를 들면 오프 기판 IC로서 두개의 1×20 비디오 멀티플렉서로 달성된다. 이 프리-프로세서는 제3a도에 도시된 바와 같은 판독/기록 설비를 갖는 공지된 샘플-홀드 회로와 같은 두개의 40-셀 아날로그 메모리와 같이 단순화될 수 있다. 정상적인 TV라인 신호(V(LC))가 얻어지며, 40개의 연속적인 간격에 대해 샘플이 취해지고, 그 결과가 40셀 메모리(SHI1B)에 저장된다. 이 예에서, 이것은 40×40nx=1.6㎲ 시간이 소요된다. 다음의 40개의 기간 간격이 획득되고 샘플되어 다른 40-셀 메모리(SHIA')에 기억되는 동안, SHIB의 내용은 스위치(95)에 의하여 Vo(1)…Vo(20) 및 Ve(1)…Ve(20) 라인에 접속된다. 제3a, 3b 및 3c도에서, 기호(비디오→A)는 공지된 샘플/홀드 회로의 획득 시간을 의미하며, 기호(A→패널)는 샘플된 신호가 LCD 패널에 제공되는 동안의 시간을 의미하고, A 및 B는 샘플/홀드 회로를 나타낸다. 두개의 40셀 메모리를 갖는 프리-프로세서는 제3a도에 도시된 바와 같이, 적은 신호 획득 시간(순차 주사 동안40ns)을 갖는 셀을 요구한다. 이 문제점은 제3b도에 도시된 바와 같이, 세 개의 40셀 메모리를 사용하고, 각각의 40셀 메모리가 획득 모드, 획득/샘플/홀드 모드 및 홀드 모드를 진행하게 하는 것과 함께, 세 개의 40셀 메모리의 모드가 항상 다르게 함으로써 회피될 수 있다. 부가적인 메모리가 필요 없는 또 다른 능률적인 회로가 제3c도에 도시되었다. 제3c도 실시예의 논리 타이밍 다이어드램에서 관찰되는 바와 같이, 샘플 및 홀드 모드의 획득 시간은 샘플 및 홀드가 패널에 접속되는 시간을 감소함으로써 증가된다. 이러한 새로운 접근 방법에 의해, 충분한 속도의, 값싼, 기판 외부의 IC를 제공하여 필요한 비디오 멀티플렉싱을 수행할 수 있다. 각 샘플 및 홀드를 위한 획득 시간은 신호를 패널에 통과시키기 위한 유효한 시간에서의 적은 감소만으로 상당히 증대됨을 주목해야 한다. 도시된 예에서, 패널에 신호를 접속하는 시간을 1.6㎲에서 1.4㎲로 감소시키는 것은, 대략 계수 6에 의하여 SH/A(1) 및 SH/B(1)에 대한 획득 시간을 6배 정도만큼 증가시킨다(40ns에서 240ns로). 이경우, 제3a 및 3b도의 실시예에 대하여 스위치(95)가 단자에 접속되지 않는 때에, 패널에 신호가 전송되지 않는 쓸모 없는 시간(dead time)이 존재한다고 하는 약간의 불리한 점이 있다. 상기 실시예를 실시하는데 필요한 회로는 간단하고 값이 싸며, 당업자에 공지된 것이다. 프리 프로세서가 양호한 비-비월 주사를 실현하도록 최소한 640셀을 갖는 두개의 디지탈 라인 저장부를 포함한다면, 비디오 신호의 임의의 필요한 패턴은, 둘 또는 세 개의 40셀 아날로그 또는 디지탈 메모리를 통해, 열 선택기 라인에 라인 저장 셀의 적절한 어드레스 지정에 의해 동시에 출력될 수 있다.
프리 프로세서로부터 열 선택기 라인(Vo(1)…Vo(20) 및 Ve(1)…Ve(20))상에 출력된 비디오 신호는 어드레스 지정 회로에 따라서 선택된다. 제2도의 도시된 예에서, 활성 라인 시간(TL)/열(n)의 수×인입 비디오 신호의 수(순차 주사 TV 신호에 대해 26㎲/640배열×40
Figure kpo00001
1.6㎲)는 한 부분을 위한 신호의 각 세트가 열선택기 라인 상에 놓이는 최대 시간 간격을 결정한다. 도시된 회로에 대해서, 각 부분용 게이트가 상호 접속되고 제어 압력(Co(1)…Co(16) 및 Ce(1)…Ce(16))에서 종료되는 열 구동기(30)에 의하여, 각 라인(V)은 열 라인에 접속되고, 신호 시퀀스는 다음과 같이 진행된다. T1에서, 맨 처음의 40개의 비디오 신호는 라인(V)상에 출현하고, Co(1) 및 Ce(1)는 온으로 턴온되고, Co(2)…Co(16) 및 Ce(2)…Ce(16)는 1.6㎲ 동안 오프 상태를 유지하고, 비디오 신호는 매트릭스로 통과된다. T2시점에서, 다음의 40개의 비디오 신호는 라인(V) 상에 출현하고, Co(2) 및 Ce(2)는 온으로 턴되고(나머지 제어 라인은 오프를 유지), 다음 세트의 신호는 매트릭스로 통과된다. 26㎲의 마지막에서, 매트릭스 상의 한 라인이 활성화될 수 있다. 상기 배열에서, 열(1…40)은 부분(1)에 할당되며, 열(41…80)은 부분 2에 할당된다.
제3a와 3b도에 도시된 비디오 멀티플렉서가 사용될 때, 필요한 진행하는 1 신호(Co(1)…Co(16) 및 Ce(1)…Ce(16))는 제10a도 내지 10d도에서 좀 더 상세히 설명된다. 현재의 경우, 펄스 기간은 1.6㎲이며 펄스 열은 활성 라인의 초기에 시작된다. 이들 신호는 16비트 시프트 레지스터로 구성되는 부분 주사 장치로 발생될 수 있고, 상기 시프트 레지스터
Figure kpo00002
의 정극성 진행 변이에 의해 시작되며, 1.6㎲의 간격으로 클록된다. 제3c도에서 주어진 비디오 멀티플렉서에 대하여, Co(1)…Co(16) 및 Ce(1)…Ce(16) 신호는 적당한 비디오 신호를 이용 못하는 기간 동안(데드 시간 동안) 게이트되어야만 한다. 기판의 접속수를 감소시키기 위하여, 상기 부분 주사 장치는 동일한 박막 필름 기술을 사용하여 기판 상에 집적될 수 있다. 이것은 행에 필요한 회로가 기술될 때 상세히 후술하기로 한다.
픽셀에 대한 비디오 신호는 실제 응용은 두 방법 중의 한 방법으로 이루어질 수 있다. 두 방법은 즉, 처음엔 신호 라인을 26㎲중에 중간 열 캐패시터에 로딩하고, 다음에 6㎲ 수평 회귀 기간(Tf) 동안 열 캐패시터 상의 전하를 픽셀 캐패시터에 로딩하는 방법(이것은 행이 6㎲ 기간 중에 선택되는 것을 의미한다)과, 또는 신호 라인을 26㎲ TL 기간 중에 픽셀에 직접 제공하는 방법(이것은 행이 TL 기간 중에 선택되는 것을 의미한다)이 있다. 두 수단 모두 본 발명의 범위 내에 들지만, 활성 라인 시간 동안 중에 캐패시터를 로딩한 후 회귀 기간 중에 화소를 로딩하는 방법이 307,200 픽셀 TFT에 대한 속도 요구가 감소시키기 때문에 선호된다.
위상 고정 루프(90)(제2도 참조)는 이 경우, 인입 비디오 신호의 수평 및 수직 동기 펄스(H 및 V)에 고정되는 40ns 주기를 갖는 클럭 신호를 발생한다. 적절한 타이밍 회로(90)는 클럭(clk) 신호로부터 Hsync 및 Vsync 펄스를 공급한다.
행에 대한 어드레스 지정 매트릭스 배열도 유사하다. 예를 들면 m=480행은 15행의 16부분으로 나뉘고, 각 행은 반대 매트릭스 측으로부터 구동된다. 이 경우, 각 부분에서 대응 행은 각 트랜지스터(32)에 의하여 So(1)…So(15) 및 Se(1)…Se(15)로 표시된 행 구동기 라인에 접속되고, 부분 내의 게이트는 제어 라인 go(1)…go(16) 및 ge(1)…ge(16)에 공통적으로 접속된다. 순차 주사의 경우, 행 1은 go(1) 및 So(1)이 온으로 함으로써 선택되고, 행 2는 ge(1) 및 Se(1)이 온으로 함으로써 선택되고, 행 31는 go(2) 및 So(1)이 온으로 함으로써 선택되고, 그 다음도 이와 같이 된다. 비월 주사가 요구된다면, 홀수 행 프레임을 먼저 구동하고 그 후에 짝수 행 프레임을 구동할 수 있다.
어드레스 지정 회로(20,21)와 표시 매트릭스(10) 사이의 접속 총 수는 134로 감소됨을 알 수 있다. 더욱이 어드레스 지정 회로(20,21)의 매트릭스 배열은 활성 매트릭스(10)와 유사하기 때문에, 행 및 열 도체(14,15)와 TFT 스위치(11)를 제작하는데 사용된 동일 기술에 의해 기판 상에서 쉽게 집적된다.
이 수(134)는 m×n 표시 매트릭스와 k×1 어드레스 지정 매트릭스 사이의 이론적인 최소의 접속수와 동일하거나 근접한 것이다. k+1의 최소값은, 홀수 및 짝수의 행 도체의 한 면의 어드레스 지정에 대해서는
Figure kpo00003
이고, 홀수 및 짝수 행도체의 두 면의 어드레스 지정에 대해서는
Figure kpo00004
이고, 홀수 및 짝수 열도체의 한 면의 어드레스 지정에 대해서는
Figure kpo00005
이고, 홀수 및 짝수 열 도체의 두 면의 어드레스 지정을 위해서는
Figure kpo00006
이다. 도시된 경우에 있어서, m=480, n=640, k(행)=16, 1(행)=15, k(열)=16, 1(열)=20이고, 도시된 두 면의 어드레스 지정에 대해서 행의 한 면당 k+1=31이고, 열의 한 면당 k+1=36이다. 두 면의 어드레스 지정에 대한 각 최소값은 행에 대해서는 31이고, 열에 대해서는 36이다. 그러므로 이 경우에서 필요한 접속 총 수는 상기 언급된 수 즉 k(총수)+1(총수)=2×31+2×26=134이다.
한 열의 어드레스 지정 모드 및 행 어드레스 지정 구조에 필요한 것은 일부 기간 동안 전압값(전하)을 기억하는 능력이다. 각 행 및 열 라인은 자연적인 또는 기생적인 캐패시턴스와 접속되고, 이 목적을 위하여 이 캐패시턴스를 사용할 수 있다. 그것이 불충분하다면, 각 구동기 트랜지스터(30,32)와 매트릭스(10), 접지 사이에 접속될 부가적인 캐패시터는 박막 기술에 의하여 쉽게 부가된다.
구동기 트랜지스터를 상이한 접속 배치로 하고, 그들의 게이트 대신에 그들의 소스를 각각 이웃하는 구동 트랜지스터에 대하여 공통으로 접속하면, 생산 수율을 증가시키기 위한 새로운 여분 구조의 방법을 적용하는데 선호된다.
후자의 구조는, 여분의 회로가 없이, 행 라인이 도시되지 않은 제4도에 도시되었다. 이 도면은 마주보는 면에 16개의 열 선택기 라인(C(1)…C(16))을 도시하고, 중앙에는 두 개의 대응하는 부분에 대한 열 라인(15)을 표시하고, 왼쪽에는 이 전의 2개의 대응하는 부분의 두 개의 열 라인(15')을 표시하고, 오른쪽에는 다음의 2개의 대응하는 부분의 두 개의 열 라인(15'')을 표시한다. 이 경우, 각 열 선택기 라인은 열 구동기 트랜지스터(30)의 대응 게이트에 접속되고, 이의 드레인은 각 열 라인(15)에 접속된다. 한 부분에 대한 모든 트랜지스터(30)의 소스 전극은 상호 접속하여, 상부 그룹을 위하여 Vo(k)로 표시된 공통 단자에 접속되고, 하부 그룹을 위하여 Ve(k)로 표시된 공통 단자의 접속된다. 여기에서 k는 1로부터 20까지 변한다. 인접한 부분에서, 선택기 라인은 대응하는 열 구동기 트랜지스터(30' 및 30'')의 게이트에 접속된다. 이 시스템이 적절하게 동작되게 하기 위하여, 여분의 회로에 대해 아래에 기술된다. 상부 및 하부 수평 라인 상에 나타나는 신호는, 각 부분에서 각 트랜지스터(30,30',30'')를 온으로 되게 하는 0.8㎲의 연속적인 제어 펄스이다. 도시된 바와 같이 완전한 두 부분이 열 라인(33…64)을 포함하는 제3 및 제4부분이라고 간주하면, 좌측 상의 두 부분을 열 라인(1…32)을 포함하고, 우측 상에 있는 두 부분은 열 라인(65…96)을 포함한다. 이 경우, Co(1)가 온일 때 (나머지 Co(2)…Co(16) 및 Ce(1)…Ce(16)는 오프일 때). 라인(1,33,65…)에 대한 열 구동기는 활성화된다. 이 경우, 제2부분을 위한 Vo(k)에 공급되는 비디오 신호는 제33번째 샘플이 되어야만 하고, 오른쪽 상의 다음 부분에서의 Vo(k+1)에 공급되는 신호는 제65번째 샘플이어야만 한다. 이것은 프리-프로세서의 적당한 프로그램에 의하여 쉽게 얻어진다. 다음의 0.8㎲에서, Ce(1)는 온이고(모든 나머지 Co(1)…Co(16) 및 Ce(2)…Ce(16)는 오프이고), 동시에 인가되는 비디오 라인(Ve(k))의 세트 상에서의 비디오 신호는 2번째, 34번째 및 64번째 샘플을 포함해야만 한다. 그 외의 동작은 제2도와 동일하다. 제4도는, 수 개만이 도시되었지만, 각 열 라인에 접속되는 보충 및 기생 캐패시터(35)를 도시한다.
본 발명의 특징은 활성 매트릭스의 행 또는 열 전극에서의 파손 등이 포함될 수도 있는 장치의 제조 수율을 증가하는 여분의 구조에 있다. 이것은 각 행 또는 열에 대한 데이터 신호를 인접 행 또는 열에도 인가하는 회로에 의해 각 활성 행 또는 열을 마주보는 단부로부터 어드레스 지정함으로써 달성된다. 행 또는 열 도체가 제조상의 결점에 기인하여 파손되는 경우, 파손된 나머지 각 행 또는 열 부분의 도체는 그 행 또는 열을 위한 올바른 데이터 즉 이전의 행 또는 열을 위한 데이터를 수신한다. 이 데이터는 원래의데이터와 오직 작은 양만이 다르므로, 결과의 인공물은 관찰자에 의해 거의 지각되지 않는다.
본 발명의 여분의 구조는 단지 수개의 열 라인에 대해서만 제5도에 도시되었고, 대응하는 소자에 대해서는 제4도에 사용된 것과 동일한 참조 번호를 사용하였다. 제4도와 제5도를 비교하면, 열 라인당 하나의 부가적 트랜지스터(37)가 부가되었다. ℓ3…ℓ5로 표시된 라인을 고려하면, 라인(ℓ3)은 앞에서와 같이 최초 또는 일차 구동 트랜지스터(303)의 드레인에 접속되며, 구동 트랜지스터의 게이트는 보충 트랜지스터(373)의 게이트에 접속되며, 보충 트랜지스터의 드레인은 열(ℓ4) 즉 연속하는 다음 열 라인에 접속된다. 유사한 방법으로, ℓ4는 일차 트랜지스터(304)에 의해 하부로부터 구동되며, 일차 트랜지스터의 는 보충 트랜지스터(374)의 드레인은 라인 5에 접속된다. 선택 제어 라인(C)이 온으로 될 때, 열 라인에 접속된 일차 구동기는 물론 다음의 높은 번호 열 라인에 접속된 보충 구동기도 온으로 되게 한다. 그러므로, 비디오 신호가 V(k)에 인가될 때, 두 인접 열 라인은 동일 신호를 포함한다. 또한 각 부분의 처음을 제외한 각 열 라인은 반대 면으로부터 구동된다. 따라서, 라인 파손이 홀수 번호 열 라인(각 부분이 처음 제외)에서 발생한다면, 파손점보다 위에 있는 라인 부분이 올바른 비디오 신호를 표시하고, 파손점보다 아래에 있는 라인 부분은 이전의 인접 열의 비디오 신호를 표시한다. 파손이 짝수 번호 라인에서 발생하면, 그 라인의 파손점보다 아래에 있는 부분이 올바른 비디오 신호를 표시하고, 파손점보다 위에 있는 라인 부분이 이전의 인접 열의 비디오정보를 표시한다. 약간 변형된 정보는 사용자에 의해 거의 인지될 수 없다. 제5도의 여분의 회로가 없다면, 짝수 번호 열의 파손점 아래에 있는 부분의 픽셀 및 홀수 번호 열의 파손점 위에 있는 부분의 픽셀은 구동되지 않는다. 누락 라인은 약간 변경된 픽셀의 세트보다 훨씬 더 쉽게 지각할 수 있는 결점이 있다.
파손이 존재하지 않으면, 1, 33, 65를 제외한 각 열은 처음에 이전의 인접 열의 비디오 신호를 수신하고, 다음에 라인 주사의 다음 부분 중에, 틀리지만, 상당히 상호 연관된 정보는 우측 비디오 신호에 의하여 겹쳐 쓰여지고, 이 신호는 프레임 시간 간격 동안 저장된다. 따라서 도시된 여분의 회로는 라인 결점 및 구동기 트랜지스터의 개방(Open)으로부터 640열 중에서 620열을 보호한다. 구동기 트랜지스터의 단락에 대해서, 단락을 여분의 구조에 의해 보호되는 개방으로 변환시키기 위하여 적합한 레이저 삭제가 필요하다. 이것이 수행되지 않으면, 라인 결점은 가시화될 수 있으며 상기 구조는 픽셀 트랜지스터(11)에 대한 결점을 보호하지 못한다.
행 어드레스 지정 구조는 열에 대한 구조와 유사하고, 제6도에서 두 가지 예를 도시한다. 행 구동기 트랜지스터(32)에 접속을 위한 동일 매트릭스 기술을 사용하여, 행은 각 15행의 16부분으로 나누어진다. 각 행에서 요구되는 기억 캐패시터는 최하위 행만에 대해서만 도시되었지만, 모든 행에서 존재한다. 즉 각 행은 자신의 캐패시턴스를 포함한다. 행의 부분이 예로 도시되며, 다른 부분도 상기예와 유사하다. 각 부분에서 대응 구동기(32)는 모든 부분에 대해 공통으로 수직적으로 도시된 행 선택 라인에 접속된다. 제6b도에 도시된 예에 있어서, 각 행 선택기 라인(Sj)은 트랜지스터(32)의 소스에 접속되며, 트랜지스터의 드레인은 그 부분에서 15개의 행 라인에 각각 접속된다. 동일 부분에서 트랜지스터(32)의 모든 게이트를 상호 접속시켜 단자(g(k))에 접속한다. 각 부분의 하나씩 16단자(g(k))가 있다. 행은 각 부분에서 연속적으로, 따라서 부분 1는 행(1…15)을, 부분 2는 행(16…30)을 처리한다.
제6a도는 도시된 변형된 예에 있어서, 동일한 기초 기하학 형태를 지고, 행 선택 라인(g(1)…g(15))은 구동기(32)의 각 게이트에 접속되며, 각 부분에서 모든 구동기(32)의 동일 소스 전극은 단자(S(k)에 상호 접속된다. 여기에서 k1로부터 16까지 변화한다.
두 실시예 모두, 열에 대해 사용된 것과 동일한 여분 회로를 포함시키는 것이 가능하고, 이것을 4행에 대해 제7도에서 개략적으로 도시한다. 요구되는 유일한 것은, 모든 구동기 TFT에 대한 제어 신호(S 및 g)가, 동일 행에 접속된 임의의 두 개의 구동기 TFT가 동시에 활성화되지 않은(주어진 저 임피던스) 방법으로, 실현된다는 것이다. 제1행은 M21-1'이며, 제2행은 M21이고, 이하는 동일한 형태로 된다. 정상 또는 일차행 구동기 트랜지스터는 32로 표시되며, 보충 트랜지스터는 40으로 표시된다. 일차(32) 및 보충(40) 트랜지스터의 소스는 상호 접속되는 것을 주목해야 하다. 각 쌍의 열에 대한 일차(32) 및 보충(40) 트랜지스터의 게이트 또한 상호 접속되지만, 드레인은 인접 행에 접속되고 따라서 이들 각각은 반대면부터 제공된다. 소자(11,12)로 구성되는 활성 픽셀은 각 행에 접속된 사각형(41)으로 도시된다. 열 라인은 도시되지 않는다.
동작은 다음과 같다. 차례로 각 행은 단자(S'(21-1) 및 g'(21-1), s'(21) 및 g'(21)등)에 온 펄스를 예를 들면 순차적으로 활성 라인 시간(TL)동안 인가함으로써 선택된다. 선택적으로, 픽셀 로딩은 수평 귀환시간(Tf) 동안 발생할 수 있다. 양쪽 경우에서, 일차 트랜지스터(321)는 온으로 되며, 병렬 접속에 기인하여 보충 트랜지스터(402)도 또한 온으로 된다. 이것은 인입 비디오 라인의 두개의 라인(M21-1및 M21)픽셀(411,412)로 로드되는 것을 의미한다. 제2라인 시간 동안, 트랜지스터(323및 403)를 온으로 되게 하여, g'(21-1)는 오프로 되고, s'(21) 및 g'(21)는 은으로 된다. 이것은 다음 인입 비디오 라인이 행(M21및 M21+1)의 픽셀(412,413)로 로드되게 한다. 라인 파손이 발생하지 않을 경우, 행(M21)에 제2라인의 로딩은 이전의 (약간 다른) 제1라인의 정보를 겹쳐 써서, 라인 M21이 정정 비디오를 표시하도록 한다. 제3싸이클 동안 차례로 겹쳐 쓰여질 때까지 라인 M21+1은 라인 M21을 표시하고, 그 이하도 동일하다. 그래서 관찰자는 본질적으로 올바른 표시를 보게 된다.
라인 파손 또는 구동기 트랜지스터 개방에 대한 여분의 정도는 다음 행에 대한 보충 트랜지스터(40)를 설치하여, 이전 행에 대한 소스 및 게이트 신호를 수신하고, 한 라인 대신에 동시로 주 인접 라인을 어드레스 지정함으로써 달성된다.
(42)에서 라인(M21)내에 도시된 라인 파손 또는 구동기의 개방이 발생할 경우, 파손 좌측에 대한 픽셀(412)은 라인(M21-1)의 비디오를 포함하기 때문에, 파손에 기인하여 제2싸이클 동안 겹쳐 쓰여지지 않는다. 파손 우측에 대한 픽셀(412)은 올바른 비디오를 포함한다. 파손 좌측에 대한 픽셀에서 정보가 전혀 없는 것이 아니라, 픽셀은 이전 행과 상당히 상호 연관 정보를 포함한다. 이 인공물은 관찰자에게 거의 인지되지 않는다.
픽셀 상에서 올바른 전압 또는 전하를 유지하는 것은 만족할 만한 표시를 위하여 중요하다. 이것은 활성화되지 않은 행에서 적절한 오프 상태의 전압의 존재에 의존한다. 이것은 차례로 활성화되지 않은 행의 캐패시터(39)상에서 적절한 오프-상태 전압의 실현 및 유지에 의존한다.
본 발명의 특징은 모든 행이 활성화되지 않은 매 TV 라인 시간의 한 부분 동안 모든 행의 오프 상태를 재 한정하는 회로 장치를 설치하는 것이다. 그래서, 행이 수평 귀환 동안 선택적으로 활성화된다면, 행 캐패시터는 활성 라인 시간 동안 오프 상태로 전부 리세트된다. 교대적으로, 행이 활성 시간 라인 동안 선택적으로 활성화된다면, 행 캐패시터는 귀환 기간 동안 오프 상태로 전부 리세트된다. 이 특징은 제8도에 도시되며, 여기에서 TFT는 스위치로 도시된다. 이 특징은 홀로, 또는 제2, 4 및 6도의 멀티플렉스된 구동기 구조와 결합되어, 또는 제5 및 7도에 도시된 여분의 회로와 결합되어 사용될 수 있다. 이 리세팅은 어드레스 지정 매트릭스에 대한 양호한 실시예에서, 부분 선택에 연관된 신호, 라인 선택 및 수평 귀환 펄스를 사용하는 조합 논리 회로에 의해 달성된다. 적절한 논리 회로의 한 예는 제9도에 도시된다. 이 회로는 결합 논리를 사용하여, 각각 수평 귀환 및 활성 비디오 동안, 행 활성과 오프 재 저장을 위해 적절히 시간이 지정된 신호를 제공한다. 온 상태 및 오프 상태의 최종 전압 레벨은 구동기 TFT 및/또는 픽셀 TFT가 각각 샘플링 모드(낮은 온-저항) 또는 홀드 모드(높은 온-저항)에 위치되도록 선택된다.
행 어드레스 지정 회로가 제6a도에 도시된 것으로 가정한다. 이 어드레스 회로의 구조가 제8도에 도시된다. 수평 귀환 시간 동안 행이 구동되는 경우, 선택된 행에 짧은 온 또는 1 펄스(종래의 논리 회로에서 간혹 온의 펄스 또는 상태는 1로 언급되고, 오프의 펄스 또는 상태는 0으로 언급된다)를 인가해야만 하고, 길이는 순차 주사 경우 대략 6μs의 귀환이 시간이 된다. 한 프레임의 전체에 대해, 이와 같은 펄스의 시퀀스는 26μs씩 분리되어, 연속하는 행에 공급할 필요가 있다. 6μs펄스는 출력이 수평 귀환 펄스(h)에 의해 게이트되는 30비트 라인 클럭 시프트 레지스터로부터 쉽게 얻어진다. 편리성을 위해 Is의 시퀀스를 진행하는 짧은 1로 부른다. 상기 진행하는 짧은 1은, 제10c도에 도시된 귀환 펄스(h)로서 제10b도에 도시된 신호(a(1))를 게이트함으로써 얻어진다. 펄스는 각 g(j) 라인에 인가된다. 수평 귀환 시간 동안, 각 S(k) 단자의 각각에 30×32μs의 온 시간을 갖는 진행하는 긴 1이 동시에 인가된다. 이 진행하는 긴 1은 제10a도에서 C(m)로 도시된다(제10b도의 상부 참조). 결과적으로, 각 행은 긴 및 짧은 ls의 조합에 의하여 수평 귀환 시간 동안 점진적으로 선택된다. 트랜지스터(32)를 온으로 한 결과는 접속된 캐패시터(39)를 1로 충전시키는 것이다. 행라인은 캐패시터 전하가 1일 때 활성화된다. 라인 주사가 완성된 후에, 프레임 시간의 나머지에 대해 행을 활성화하지 않음으로써, 비디오 정보는 행에 대해 픽셀로 전송되고, 픽셀 TFT는 오프된다. 후자를 보장하기 위하여, 캐패시터(39)는 다음 활성 싸이클까지 방전되거나, 오프 또는 0 상태로 위치해야만 한다. 오프 상태가 점차적으로 손실되지 않도록 하기 위하여, 각 활성 수평 비디오 주기 동안 모든 행은 오프 또는 0 상태로 리세트 또는 재 저장된다. 이것은 모든 게이트 라인 g(1)…g(15))상에 26μs 동안의 1을 제공하고, 모든 소스 라인 (S(1)…Sp16))에 26μs 시간 동안의 0을 제공하므로써 달성된다. 이 동작은 각 활성 수평 비디오 기간 동안 즉 프레임당 180회 각 행 캐패시터를 오프 상태로 클램프하고, 다음 귀환 시간 동안에 480행 중 하나가 선택적으로 활성화된다. g(j) 및 S(k)를 위한 상기 기술된 신호는 다음의 불(Boolean) 대수 식에 의하여 한정될 수 있다.
Figure kpo00007
펄스를 실현하는 한 방법은 제9도에 도시되며, 여기에서 적합한 데이터 입력(68) 및 클럭(69)에 의해 활성화되고, 16개의 출력 단자(70)로부터 순차적으로 펄스 열을 출력하는 종래의 16비트 시프트 레지스터(60)를 도시한다. 제10a도는 30×32μs 펄스 열을 도시한다. 데이터 입력(68)의 1은, 수직 블랭킹 펄스(Vblank)의 종료 후의
Figure kpo00008
의 최초의 정방향 에지에서 시작하고, 시프트 레지스터(60)의 제1비트가 1이 되어 OR 게이트(56)를 통해 플립플롭(52)을 리세트하는 것과 동시에 중지된다. 클럭 입력(69)은 16클럭의 최초의 클럭에 대해 h가 된다. 입력(73)은
Figure kpo00009
에 의해 16×30회 주기적으로 클럭되는 시프트 레지스터(54)의 30번째의 반전 출력(70)이 된다. 클럭 선택은 OR 게이트(57) 및 AND 게이트(59)로 실현된다. 시프트 레지스터(60)의 출력(70)은 AND 게이트(63)를 사용하여 h' 펄스(71)에 의해 게이트된다. h' 펄스 성분의 입상 및 입하 시간이 무시되는 경우의 h 펄스와 동일하다. 이 시간이 무시되지 않을 경우, h'는 h 보다 좀 더 늦게 시작하며 일찍 중지된다. AND 게이트(63)로부터의 결과 신호(74)는 s(m)=c(m)∧h에 의해 주어진다. 필요하다면, 이들 신호는 레벨 변환기(65)를 사용하여 적절한 레벨이 주어진다. (75)에서 출력 신호는 So(1), Se(1)…So(16), Se(16)이다. (76)에서 적합한 데이터 입력 및 (77)에서 클럭에 의해 활성화되는 또 다른 종래의 30비트 시프트 레지스터(54)는 30개의 출력 단자(78)로부터 펄스 열을 순차적으로 출력한다. 제10b도는 32μs 펄스 열을 도시한다. 데이터 입력은(Vblank)의 종료후
Figure kpo00010
의 첫번째 정극성 변이에서 시작하거나 또는 OR 게이트(53)를 사용하여 시프트 레지스터(54)의 제30비트의 각 정극성 진행 변이에서 시작하는 1이고, OR 게이트(55)를 통하여 플립플롭(51)을 리세트하는 시프트 레지스터(54)의 제1비트가 1이 되자마자 중지된다. 클럭 입력(77)은 항상
Figure kpo00011
펄스이다. 시프트 레지스터(54)의 출력(78)은 AND 게이트(61)를 사용하여 h 펄스로 게이트된다. 결과 신호(79)는 OR 게이트(62)에서
Figure kpo00012
에 의해 입력된다. (80)에서 결과 신호는 g(1)=(a(1)∧h)∨
Figure kpo00013
에 의해 주어진다. 필요하다면, 이들 신호는 레벨 변환기(64)를 사용하여 적절한 레벨로 된다. (81)에서 출력 신호는 go(1), ge(1)…go(15), ge(15)이다.
Figure kpo00014
의 종료 후,
Figure kpo00015
의 제1정극성 진행 변이를 표시하는 (82)에서의 신호는 데이터 입력으로서
Figure kpo00016
및 클럭 입력으로써
Figure kpo00017
를 갖는 플립플롭(50)으로 실현된다. 플립플롭(51,52) 및 시프트 레지스터(54,60)는 Vblank를 사용하여 모든 필드에 대해 리세트 된다. 회로에 대한 입력 신호는
Figure kpo00018
및
Figure kpo00019
이다. 변환기(66 및 67)를 사용하여, Vblank및 h가 실현된다.
g(1) 및 s(m)를 발생하는데 필요한 신호는 일반적으로 제10도에 표시된다.
제10a도는, c(m) 펄스에 대응하는 진행하는 긴 1을 도시한다. 제10b도는 a(1) 펄스를 도시한다. 제10a 및 10b도의 좌측 상에 있는 펄스 Co(m) 및 ao(1)는 홀수 행 라인을 활성화시키고 재 기억하도록 활성 매트릭스(제2도)의 좌측면의 구동 신호를 실현하는데 사용되며, 제10a 및 10b도의 우측 상에 있는 펄스 Ce(m) 및 ae(1)는 짝수 행 라인을 활성화하고 재 기억하도록 활성 매트릭스의 우측면의 구동 신호를 실현하는데 사용된다. 제10c도는 귀환 펄스(h)를 도시한다. 표시된 바와 같이,
Figure kpo00020
는 h의 역이다. 표시된 바와 같이, 제9도 및 제10도에서 표시된 바와 같이 펄스의 제6a도 회로에 대한 적용에 대해, 각 활성 비디오 시간 간격 동안, 0은 모든 행 라인(14)에 인가되어, 행 캐패시터(39)상에서 전압을 적절한 오프상태값으로 충전한다. 따라서 본 발명의 이 특징에 따라서, 모든 행의 오프 상태는 각 활성 비디오 라인 시간 동안 한정되고, 결과적으로 행 라인 캐패시터(39)상에 저장된다.
제6b도의 배열에서, 불 대수 S(j)=S(1)=(a(1)∧h)∧h=a(1)∧h, 및 g(k)=g(m)=C(m)∨
Figure kpo00021
의 식으로 한정되는 펄스의 다른 배열이 필요하다. 유사하게, 활성 비디오 동안 행 라인을 활성화하도록 선택하고, 수평 귀환 동안 행 라인의 오프 상태를 재 저장하면, 제6a도에 대한 대응 불 대수식은 다음과 같다.
즉 g(j)=g(m)=(a(1)∧
Figure kpo00022
)∧h 및 S(k)=S(m)=C(m)∧
Figure kpo00023
. 이 모드에서, 제6b도에 대한 식은 g(k)=g(m)=C(m)∧h 및 S(j)=S(1)=(a(1)∧
Figure kpo00024
)∧
Figure kpo00025
=a(1)∧
Figure kpo00026
이다.
제6a도 배열에서, 새로운 여분의 회로는 상기의 신호 s(k) 및 g(j)와 함께 사용될 수 있다. 제6b도 배열에서, 홀수 번호용에 대한 go(k) 신호는 홀수 번호 행에 대해서만 1이 되는 (h/2) 신호로 게이트되어야만 하고, 짝수 번호 행에 대한 ge(k) 신호는 짝수 번호 행(제10d도 참조)에 대해서 1이 되는
Figure kpo00027
신호로 게이트되어야만 한다. 제9도에 주어진 예로부터 상기 불 대수식에 의해 표시되는 필요한 신호를 얻기 위하여 도시된 AND 및 OR 게이트를 재배열하는 방법은 본 기술에 숙련된 사람들에게는 명백한 것이다.
앞에서 설명한 것으로부터, 활성 매트릭스 표시 장치는 상기 활성 매트릭스에 대한 적은 수의 접속을 제공하는 행 또는 열 구동기로서 기본적으로 하나의 TFT만을 사용하는 TV에 특히 적합하게 제공되는 것은 명확하다. 이 구동기 매트릭스는 활성 매트릭스와 동시에 제조되는 것이 가능하며, 기판 상의 집적도를 증가시키고 외부 IC에 대한 필요성을 감소시킨다. 제9도에서 묘사한 상기 논리 회로는 동일한 박막 TFT 기술을 사용하여 쉽게 집적화된다. 다시 말해, 시프트 레지스터의 1비트는 최소 4개의 TFT와, 각각의 4개 TFT로부터 이루어지는 AND 및 OR 게이트로 형성되는 것이 가능하며, 전체 30×(4+4+4)+16(4+4)=488개의 부가적 TFT만이 필요하고, 이것은 전체 활성 매트릭스에 필요한 300,000개의 TFT에 비해 매우 적은 수이다. 상기 여분의 회로는 각 행 및 거의 전 열에 대해 많아야 1개의 부가적인 TFT를 필요로 할 뿐이다. 상기 회로는 국부적 제조 제한, 즉 선택된 모드에 필요한 전류를 나타내는 TFT를 제조하기 위해 유용한 기술의 능력에 따른 활성 라인 시간 동안 또는 귀환 시간 동안 행을 활성화시키는데 사용될 수 있다. 따라서, 본 발명의 다른 특징 다른 동작 모드는 시스템의 유연성을 확장시키고, 동작 조건의 넓은 범위에 적합하게 된다.
본 발명은 특정예 및 실시예와 관련되어 설명되었지만, 그것에 국한되지 않고, 당업자에게는 명백한 여기에서 개시된 원리에 기초한 모든 변경 및 수정은 첨부한 청구범위의 범주 내에 포함시키고자 한다.

Claims (3)

  1. 행 및 열 배열로 배열된 다수의 표시 소자(12)를 구비하는 표시 장치로서, 각각의 표시 소자는 사이에 전자-광학 물질이 삽입된 대향하는 전극(16,17)을 포함하고, 한 세트의 행 도체(14)를 통해 인가된 스위칭 신호에 응답하여 한 세트의 열 도체(15)를 통해 표시 소자(12)에 데이터 신호의 인가를 제어하도록 동작하는 스위칭 수단(11)에 연결되고, 데이터 신호와 스위칭 신호를 각각 열 및 행 도체에 인가하기 위하여 어드레스 지정 회로(20,21)가 제공되고, 상기 어드레스 지정 회로(20,21)는, 최소한 한 세트의 행 및 열 도체에 대해, 배열의 한 끝에서 짝수 번호의 도체 방향으로 접속된 일차 트랜지스터(30,32)와 배열의 다른 끝에서 홀수 번호의 도체 방향으로 접속된 일차 트랜지스터(30,32)를 포함하는 표시 장치에 있어서, 동일 신호를 한 도체 및 다음의 인접한 도체에 동시에 제공하기 위하여 보충 트랜지스터(37,40)가 각 일차 트랜지스터(30,32)에 접속되는 것을 특징으로 하는 매트릭스 표시 장치.
  2. 제1항에 있어서, 일차 트랜지스터(30) 및 보충 트랜지스터(37)는, 각 일차 트랜지스터의 드레인이 한도체에 접속되고,각 일차 트랜지스터에 결합된 각 보충 트랜지스터의 드레인이 다음 인접 도체에 접속된 소스, 드레인 및 게이트 전극과, 일차 트랜지스터 및 관련하는 보충 트랜지스터의 소스를 상호 접속하는 수단과, 일차 트랜지스터 및 관련하는 보충 트랜지스터의 게이트를 상호 접속하는 수단을 포함하는 것을 특징으로 하는 표시 장치.
  3. 제1항에 있어서, 행 및 열 도체의 최소한 하나의 서브-세트에 대한 어드레스 지정 회로는, 제1 및 제2라인 세트를 갖는 어드레스 지정 매트릭스와, 드레인 도체 중 하나에 각각 접속되고 이에 대응하여 게이트가 제1라인 세트에서의 라인에 접속되고, 소스가 제2라인 세트에서 한 라인에 공통 접속하도록 접속되는, 소스, 드레인 및 게이트 전극을 갖는 다수의 구동 트랜지스터(30,32)를 포함하고, 상기 스위칭 신호는 제1 및 제2라인 세트 중 한 라인 세트에 접속되고, 상기 데이터 신호는 상기 한 라인 세트와는 다른 제1및 제2라인 세트의 라인 세트에 접속되는 것을 특징으로 하는 표시 장치.
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Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01271720A (ja) * 1988-04-25 1989-10-30 Minolta Camera Co Ltd 表示装置
JP2653099B2 (ja) * 1988-05-17 1997-09-10 セイコーエプソン株式会社 アクティブマトリクスパネル，投写型表示装置及びビューファインダー
US5543819A (en) * 1988-07-21 1996-08-06 Proxima Corporation High resolution display system and method of using same
US5225875A (en) * 1988-07-21 1993-07-06 Proxima Corporation High speed color display system and method of using same
US5276436A (en) * 1988-07-21 1994-01-04 Proxima Corporation Television signal projection system and method of using same
JPH02123327A (ja) * 1988-11-01 1990-05-10 Sharp Corp 強誘電性液晶の駆動方法
US5159476A (en) * 1988-12-28 1992-10-27 Sony Corporation Liquid crystal display unit having large image area and high resolution
US5130703A (en) * 1989-06-30 1992-07-14 Poqet Computer Corp. Power system and scan method for liquid crystal display
JPH0335219A (ja) * 1989-06-30 1991-02-15 Sharp Corp 表示装置
JP2515887B2 (ja) * 1989-08-04 1996-07-10 株式会社日立製作所 マトリクス表示装置
US5034736A (en) * 1989-08-14 1991-07-23 Polaroid Corporation Bistable display with permuted excitation
US5105288A (en) * 1989-10-18 1992-04-14 Matsushita Electronics Corporation Liquid crystal display apparatus with the application of black level signal for suppressing light leakage
JPH06501322A (ja) * 1990-09-21 1994-02-10 プロクシマ　コーポレイション 高速カラー表示投写システム及びその使用方法
US5258325A (en) * 1990-12-31 1993-11-02 Kopin Corporation Method for manufacturing a semiconductor device using a circuit transfer film
US5146356A (en) * 1991-02-04 1992-09-08 North American Philips Corporation Active matrix electro-optic display device with close-packed arrangement of diamond-like shaped
US6313815B1 (en) * 1991-06-06 2001-11-06 Canon Kabushiki Kaisha Electron source and production thereof and image-forming apparatus and production thereof
JPH0572999A (ja) * 1991-09-17 1993-03-26 Hitachi Ltd 液晶表示装置及びその駆動方法
US5257103A (en) * 1992-02-05 1993-10-26 Nview Corporation Method and apparatus for deinterlacing video inputs
US5426447A (en) * 1992-11-04 1995-06-20 Yuen Foong Yu H.K. Co., Ltd. Data driving circuit for LCD display
US5313222A (en) * 1992-12-24 1994-05-17 Yuen Foong Yu H. K. Co., Ltd. Select driver circuit for an LCD display
JP3173200B2 (ja) * 1992-12-25 2001-06-04 ソニー株式会社 アクティブマトリクス型液晶表示装置
US5510807A (en) * 1993-01-05 1996-04-23 Yuen Foong Yu H.K. Co., Ltd. Data driver circuit and associated method for use with scanned LCD video display
US5589406A (en) * 1993-07-30 1996-12-31 Ag Technology Co., Ltd. Method of making TFT display
US7310072B2 (en) * 1993-10-22 2007-12-18 Kopin Corporation Portable communication display device
JP2759108B2 (ja) * 1993-12-29 1998-05-28 カシオ計算機株式会社 液晶表示装置
US5555001A (en) * 1994-03-08 1996-09-10 Prime View Hk Limited Redundant scheme for LCD display with integrated data driving circuit
JP3438190B2 (ja) * 1994-03-14 2003-08-18 株式会社日立製作所 Ｔｆｔディスプレイ装置
US5528256A (en) * 1994-08-16 1996-06-18 Vivid Semiconductor, Inc. Power-saving circuit and method for driving liquid crystal display
US5633653A (en) * 1994-08-31 1997-05-27 David Sarnoff Research Center, Inc. Simultaneous sampling of demultiplexed data and driving of an LCD pixel array with ping-pong effect
US5808800A (en) 1994-12-22 1998-09-15 Displaytech, Inc. Optics arrangements including light source arrangements for an active matrix liquid crystal image generator
US5748164A (en) 1994-12-22 1998-05-05 Displaytech, Inc. Active matrix liquid crystal image generator
JPH08179373A (ja) * 1994-12-26 1996-07-12 Sharp Corp 画像表示装置及びその欠陥修正方法
US6281891B1 (en) * 1995-06-02 2001-08-28 Xerox Corporation Display with array and multiplexer on substrate and with attached digital-to-analog converter integrated circuit having many outputs
US5663742A (en) * 1995-08-21 1997-09-02 Micron Display Technology, Inc. Compressed field emission display
US5757351A (en) * 1995-10-10 1998-05-26 Off World Limited, Corp. Electrode storage display addressing system and method
JP3647523B2 (ja) * 1995-10-14 2005-05-11 株式会社半導体エネルギー研究所 マトリクス型液晶表示装置
JP3597287B2 (ja) * 1995-11-29 2004-12-02 株式会社半導体エネルギー研究所 表示装置及びその駆動方法
US5854615A (en) * 1996-10-03 1998-12-29 Micron Display Technology, Inc. Matrix addressable display with delay locked loop controller
US6667494B1 (en) * 1997-08-19 2003-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor display device
US7164405B1 (en) * 1998-06-27 2007-01-16 Lg.Philips Lcd Co., Ltd. Method of driving liquid crystal panel and apparatus
GB9827964D0 (en) 1998-12-19 1999-02-10 Secr Defence Active backplane circuitry
WO2000052669A1 (en) * 1999-03-03 2000-09-08 Koninklijke Philips Electronics N.V. Sampler for a picture display device
TW564388B (en) * 1999-05-11 2003-12-01 Toshiba Corp Method of driving flat-panel display device
TW548476B (en) * 1999-12-01 2003-08-21 Chi Mei Optoelectronics Corp Liquid crystal display module, scanning method of liquid crystal panel and its scan circuit board
TW495729B (en) * 1999-12-01 2002-07-21 Chi Mei Electronics Corp Liquid crystal display module and scanning circuit board thereof
KR100734927B1 (ko) * 1999-12-27 2007-07-03 엘지.필립스 엘시디 주식회사 액정표시장치
JP3750731B2 (ja) * 2001-03-02 2006-03-01 セイコーエプソン株式会社 表示パネル駆動回路及び画像表示装置
KR100747358B1 (ko) * 2001-03-06 2007-08-07 엘지전자 주식회사 평판 디스플레이 패널 및 그 구동방법
KR100997699B1 (ko) * 2002-03-05 2010-12-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터
US8400435B2 (en) * 2002-06-22 2013-03-19 Entropic Communications, Inc. Circuit arrangement for a display device which can be operated in a partial mode
JP4594215B2 (ja) * 2004-11-26 2010-12-08 三星モバイルディスプレイ株式會社 順次走査及び飛び越し走査兼用の駆動回路
US20080224993A1 (en) * 2005-10-14 2008-09-18 Koninklijke Philips Electronics, N.V. In-Plane Switching Display Devices
US8947297B2 (en) * 2006-01-30 2015-02-03 The Invention Science Fund I, Llc Positional display elements
TWI351571B (en) * 2007-05-22 2011-11-01 Chimei Innolux Corp Active device array substrate,transflective liquid
KR101386958B1 (ko) * 2007-08-21 2014-04-18 삼성디스플레이 주식회사 터치위치 판별방법 및 이를 수행하기 위한 터치패널
US8587509B2 (en) * 2008-11-28 2013-11-19 Sharp Kabushiki Kaisha Display device and drive method for driving the same
CN102484471B (zh) * 2009-10-30 2015-04-01 株式会社半导体能源研究所 驱动器电路、包括该驱动器电路的显示设备和包括该显示设备的电子设备
JP2012141391A (ja) * 2010-12-28 2012-07-26 Funai Electric Co Ltd 映像表示装置
KR20120076060A (ko) * 2010-12-29 2012-07-09 삼성모바일디스플레이주식회사 전기영동 표시 장치 및 그 구동 방법
JP5933897B2 (ja) 2011-03-18 2016-06-15 株式会社半導体エネルギー研究所 半導体装置
US9418603B2 (en) 2012-01-05 2016-08-16 American Panel Corporation Redundant control system for LCD
US10417947B2 (en) * 2015-06-30 2019-09-17 Rockwell Collins, Inc. Fail-operational emissive display with redundant drive elements
CN105448226B (zh) * 2016-01-12 2018-03-16 京东方科技集团股份有限公司 一种栅极驱动电路和显示装置
WO2020180757A1 (en) * 2019-03-01 2020-09-10 Echols Greory Frank Redundant display systems and methods for use thereof in safety critical applications

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3862360A (en) * 1973-04-18 1975-01-21 Hughes Aircraft Co Liquid crystal display system with integrated signal storage circuitry
JPS5692573A (en) * 1979-12-26 1981-07-27 Citizen Watch Co Ltd Display panel
GB2081018B (en) * 1980-07-31 1985-06-26 Suwa Seikosha Kk Active matrix assembly for display device
CA1203927A (en) * 1981-10-29 1986-04-29 Minoru Sasaki Drive circuit for display panel having display elements disposed in matrix form
JPS6059389A (ja) * 1983-09-12 1985-04-05 シャープ株式会社 液晶表示装置の駆動回路
JPS60214177A (ja) * 1984-04-09 1985-10-26 Sharp Corp 液晶駆動回路
JPH0668672B2 (ja) * 1984-09-12 1994-08-31 ソニー株式会社 液晶デイスプレイ装置
JPS61117599A (ja) * 1984-11-13 1986-06-04 キヤノン株式会社 映像表示装置のスイツチングパルス
JPS61236593A (ja) * 1985-04-12 1986-10-21 松下電器産業株式会社 表示装置および表示方法
FR2593629B1 (fr) * 1986-01-27 1988-03-18 Maurice Francois Ecran d'affichage a matrice active et a redondance lignes et colonnes
DE3750855T2 (de) * 1986-02-21 1995-05-24 Canon Kk Anzeigegerät.

Also Published As

Publication number Publication date
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JPH01202793A (ja) 1989-08-15

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