KR0176179B1 - Vertical type thin film transistor - Google Patents
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Abstract
신규한 수직형 박막트랜지스터와 그 제조방법, 및 이를 이용한 초박막액정표시소자용 화소 어레이가 개시되어 있다. 투명한 기판 상에 화소전극이 형성된다. 상기 화소전극 상에는, 오믹 반도체층과 절연층을 사이에 두고 소오스 및 드레인 전극이 테이퍼 식각방법으로 수직구조로써 형성된다. 상기 소오스 및 드레인 전극 상에는 액티브 반도체층 및 게이트절연층이 차례로 형성된다. 상기 게이트절연층 상에는 게이트전극이 소오스 및 드레인 전극에 셀프-얼라인되어 형성된다.A novel vertical thin film transistor, a method of manufacturing the same, and a pixel array for an ultra-thin liquid crystal display device using the same are disclosed. The pixel electrode is formed on the transparent substrate. On the pixel electrode, source and drain electrodes are formed in a vertical structure by a tapered etching method with an ohmic semiconductor layer and an insulating layer interposed therebetween. The active semiconductor layer and the gate insulating layer are sequentially formed on the source and drain electrodes. On the gate insulating layer, a gate electrode is formed by self-aligning the source and drain electrodes.
소오스전극과 게이트전극 간에 오버랩 폭이 형성되지 않아 기생용량을 감소시킬 수 있다.Since an overlap width is not formed between the source electrode and the gate electrode, parasitic capacitance may be reduced.
Description
제1도는 수직형 박막트랜지스터의 기본적인 구조를 나타내는 단면도.1 is a cross-sectional view showing the basic structure of a vertical thin film transistor.
제2a도 및 제2b도는 히타치사가 개발한 수직형 박막트랜지스터의 개략적인 측면도들.2a and 2b are schematic side views of a vertical thin film transistor developed by Hitachi.
제3도는 본 발명에 의한 수직형 박막트랜지스터의 단면도.3 is a cross-sectional view of a vertical thin film transistor according to the present invention.
제4a도 내지 제4e도는 본 발명에 의한 수직형 박막트랜지스터를 갖는 액정표시소자의 제조방법을 설명하기 위한 단면도들.4A through 4E are cross-sectional views illustrating a method of manufacturing a liquid crystal display device having a vertical thin film transistor according to the present invention.
제5도는 본 발명에 의한 수직형 박막트랜지스터를 사용하는 액정표시소자에서의 화소 레이아웃도.5 is a pixel layout diagram of a liquid crystal display device using a vertical thin film transistor according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1, 10 : 기판 2, 12 : 화소전극1, 10 substrate 2, 12 pixel electrode
3, 14 : 드레인전극 4, 16 : 제1 n+ 비정질실리콘층3, 14 drain electrode 4, 16 first n + amorphous silicon layer
5, 18 : 제1 절연층 6, 20 : 제2 n+ 비정질실리콘층5, 18: 1st insulating layer 6, 20: 2nd n + amorphous silicon layer
7, 22 : 소오스전극 24 : 비정질실리콘층7, 22: source electrode 24: amorphous silicon layer
8, 26 : 게이트절연층 28 : 제2 절연층8, 26: gate insulating layer 28: second insulating layer
9, 30 : 게이트전극 32 : 게이트 버스라인9, 30: gate electrode 32: gate bus line
34 : 데이터 버스라인 36 : 콘택홀34: data bus line 36: contact hole
38 : 스토리지 커패시터38: storage capacitor
본 발명은 박막트랜지스터(thin film transistor)에 관한 것으로, 특히 소형 고정세 액정표시소자(liquid crystal display)를 위한 수직형 박막트랜지스터 및 이를 이용한 초박막액정표시소자(TFT-LCD)용 화소 어레이에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to thin film transistors, and more particularly, to a vertical thin film transistor for small liquid crystal displays and a pixel array for a TFT-LCD using the same. .
일반적으로 저원가 및 고성능의 초박막액정표시소자(TFT-LCD)에서는 스위칭 소자로서 비정질실리콘 박막트랜지스터를 사용하고 있다. 현재, 액정표시소자는 VGA(video graphic array; 최대 해상도는 640×480 화소)에서 SVGA(800×600), XGA(1024×768), EWS(1280×1024)로 고해상도로 기술 및 제품이 개발되고 있다. 액정표시소자에 있어서, 화소의 크기는 VGA급 대비 EWS급에서 매우 작아지게 된다. 예를 들어, 10.4 VGA의 화소크기는 110×330㎛이며, 13.6 EWS의 화소크기는 70×210㎛이다(상대면적은 40%이다).In general, an amorphous silicon thin film transistor is used as a switching element in a low cost and high performance ultra thin liquid crystal display device (TFT-LCD). Currently, liquid crystal display devices are developed in high resolution from VGA (video graphic array; maximum resolution is 640 × 480 pixels) to SVGA (800 × 600), XGA (1024 × 768), and EWS (1280 × 1024). have. In the liquid crystal display device, the pixel size becomes very small in the EWS class compared to the VGA class. For example, the pixel size of 10.4 VGA is 110 x 330 μm and the 13.6 EWS pixel size is 70 x 210 μm (relative area is 40%).
이와 같이, 화소가 작고 고정세일 경우, 박막트랜지스터가 화소내에서 차지하는 면적이 상대적으로 증가하게 되며, 요구되는 박막트랜지스터의 온(ON)-전류 증가를 위해 박막트랜지스터의 크기가 더욱 커져야 하는 문제가 발생한다. 특히, 미래에 투사형 HDTV(High Density TV)를 위한 화소는 약 20㎛×20㎛ 이하로 작아질 수 있는데, 이 경우에는 이동도(mobility)가 큰 폴리실리콘 박막트랜지스터를 사용하여야 한다(비정질실리콘 박막트랜지스터의 이동도는 약 1cm2/VS 정도로 매우 작다). 그러나, 박막트랜지스터의 온-전류를 증가시키고자하는 경우는 비정질실리콘 박막트랜지스터를 사용하는 것이 가능하다.As such, when the pixel is small and has a high definition, the area occupied by the thin film transistor in the pixel is relatively increased, and the size of the thin film transistor needs to be increased to increase the ON-current of the required thin film transistor. do. In particular, in the future, a pixel for a projection HDTV (High Density TV) may be reduced to about 20 μm × 20 μm or less, in which case, a polysilicon thin film transistor having a high mobility should be used (amorphous silicon thin film). The mobility of the transistor is very small, about 1 cm 2 / Vs). However, in order to increase the on-current of the thin film transistor, it is possible to use an amorphous silicon thin film transistor.
소형 고정세 액정표시소자를 구현하기 위한 또 다른 방법으로, 수직구조의 박막트랜지스터를 통해 단채널(short channel)의 박막트랜지스터를 제작하는 것을 들 수 있다.Another method for realizing a small high-definition liquid crystal display device may be fabricating a short channel thin film transistor through a vertical thin film transistor.
수직형 박막트랜지스터의 기본적인 구조가 제1도에 도시되어 있다. 참조부호 1은 기판, 2는 화소전극, 3은 드레인전극, 4는 제1 n+ 비정질실리콘층, 5는 제1 절연층(실리콘질화막), 6은 제2 n+ 비정질실리콘층, 7은 소오스전극, 8은 게이트절연층, 그리고 9는 게이트전극을 각각 나타낸다.The basic structure of a vertical thin film transistor is shown in FIG. Reference numeral 1 is a substrate, 2 is a pixel electrode, 3 is a drain electrode, 4 is a first n + amorphous silicon layer, 5 is a first insulating layer (silicon nitride film), 6 is a second n + amorphous silicon layer, 7 is a source electrode, 8 denotes a gate insulating layer and 9 denotes a gate electrode.
제1도를 참조하면, 액정표시소자를 위한 화소를 고려하여 박막트랜지스터의 구조 및 설계가 고려되어야 하는데, 특히 게이트전극(9)과 소오스전극(7) 간에 오버랩 폭이 생겨서 기생용량이 증가한다. 또한, 게이트전극(9)의 패터닝시 디자인-룰이 증가할 뿐만 아니라, 박막트랜지스터가 대면적화될 때 오버랩 폭의 균일성 문제가 발생한다.Referring to FIG. 1, a structure and a design of a thin film transistor should be considered in consideration of a pixel for a liquid crystal display device. In particular, an overlap width is generated between the gate electrode 9 and the source electrode 7 to increase the parasitic capacitance. In addition, not only the design-rule increases when patterning the gate electrode 9, but also the problem of uniformity of overlap width occurs when the thin film transistor becomes larger.
제2a도 및 제2b도는 1986년에 히타치(Hitachi)사가 개발한 수직형 비정질실리콘-박막트랜지스터의 개략적인 측면도들이다. 이 구조는 액정표시소자의 화소를 고려하고 있지만, 공정이 복잡할 뿐만 아니라, 화소 어레이의 설계 및 제작시 게이트 버스라인과 데이터 버스라인의 크로스-오버(cross-over) 처리 및 스토리지 커패시터 제작 등의 문제점이 발생하게 된다.2A and 2B are schematic side views of a vertical amorphous silicon-thin film transistor developed by Hitachi in 1986. FIGS. This structure considers the pixels of the liquid crystal display device, but not only is the process complicated, but also the cross-over processing of the gate bus line and the data bus line and the manufacture of storage capacitors in the design and manufacture of the pixel array. Problems will arise.
따라서, 본 발명의 목적은 상술한 종래 방법의 문제점들을 해결하기 위한 것으로, 소형 고정세 액정표시소자를 구현하기 위한 수직형 박막트랜지스터를 제공하는데 있다. 본 발명의 다른 목적은 상기 박막트랜지스터를 제조하는데 특히 적합한 박막트랜지스터의 제조방법을 제공하는데 있다.Accordingly, an object of the present invention is to solve the problems of the conventional method described above, and to provide a vertical thin film transistor for implementing a small high-definition liquid crystal display device. Another object of the present invention is to provide a method of manufacturing a thin film transistor, which is particularly suitable for manufacturing the thin film transistor.
본 발명의 또다른 목적은 상기 수직형 박막트랜지스터를 갖는 초박막액정표시소자에 사용되는 화소 어레이를 제공하는데 있다.It is still another object of the present invention to provide a pixel array for use in an ultra-thin liquid crystal display device having the vertical thin film transistor.
상기 목적을 달성하기 위하여 본 발명은, 투명한 기판; 상기 기판상에 형성된 화소전극; 상기 화소전극 상에 위치하며, 오믹 반도체층과 절연층을 사이에 두고 테이퍼(taper) 식각방법으로 수직구조로써 형성된 소오스 및 드레인 전극; 상기 소오스 및 드레인 전극 상에 차례로 형성된 액티브 반도체층 및 게이트절연층; 및 상기 게이트절연층 상에 위치하며 상기 소오스 및 드레인 전극에 셀프-얼라인되어 형성된 게이트전극을 구비하는 것을 특징으로 하는 박막트랜지스터를 제공한다.The present invention to achieve the above object, a transparent substrate; A pixel electrode formed on the substrate; Source and drain electrodes disposed on the pixel electrode and formed in a vertical structure by a taper etching method with an ohmic semiconductor layer and an insulating layer interposed therebetween; An active semiconductor layer and a gate insulating layer sequentially formed on the source and drain electrodes; And a gate electrode disposed on the gate insulating layer and self-aligned to the source and drain electrodes.
테이퍼 식각으로 형성된 소오스 및 드레인 전극으로 인해, 상기 액티브 반도체층의 경사가 낮아진다.Due to the source and drain electrodes formed by the tapered etching, the inclination of the active semiconductor layer is lowered.
상기 오믹 반도체층은 불순물이 도우프된 비정질실리콘으로 형성된 것이 바람직하다.The ohmic semiconductor layer is preferably formed of amorphous silicon doped with impurities.
상기 다른 목적을 달성하기 위하여 본 발명은, 투명한 기판 상에 화소전극을 형성하는 단계; 상기 결과물 상에 제1 금속층, 제1 오믹 반도체층, 제1 절연층, 제2 오믹 반도체층 및 제2 금속층을 차례로 증착하는 단계; 사진식각 공정으로 상기 적층된 층들을 테이퍼 식각하여 제1 금속층으로 이루어진 드레인전극 및 제2 금속층으로 이루어진 소오스전극을 형성하는 단계; 상기 결과물 상에 액티브 반도체층을 형성하는 단계; 상기 결과물 상에 게이트절연층 및 제2 절연층을 차례로 형성하는 단계; 상기 소오스 및 드레인 전극을 이용하여 백노광을 실시함으로써 상기 결과물 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 하여 상기 제2 절연층을 식각하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 및 상기 결과물 상에 게이트전극을 형성하는 단계를 구비하는 것을 특징으로 하는 박막트랜지스터의 제조방법을 제공한다.In order to achieve the above another object, the present invention, forming a pixel electrode on a transparent substrate; Sequentially depositing a first metal layer, a first ohmic semiconductor layer, a first insulating layer, a second ohmic semiconductor layer, and a second metal layer on the resultant product; Tapering etching the stacked layers by a photolithography process to form a drain electrode formed of a first metal layer and a source electrode made of a second metal layer; Forming an active semiconductor layer on the resultant; Sequentially forming a gate insulating layer and a second insulating layer on the resultant product; Forming a photoresist pattern on the resultant by performing white exposure using the source and drain electrodes; Etching the second insulating layer using the photoresist pattern as a mask; Removing the photoresist pattern; And it provides a method for manufacturing a thin film transistor comprising the step of forming a gate electrode on the resultant.
상기 또다른 목적을 달성하기 위하여 본 발명은, 투명한 기판 상에 형성된 화소전극과, 상기 화소전극 상에 위치하며 오믹 반도체층과 절연층을 사이에 두고 테이퍼 식각방법으로 수직구조로써 형성된 소오스 및 드레인 전극과, 상기 소오스 및 드레인 전극 상에 차례로 형성된 액티브 반도체층 및 게이트절연층, 및 상기 게이트절연층 상에 위치하며 상기 소오스 및 드레인 전극에 셀프-얼라인되어 형성된 게이트전극을 구비하는 박막트랜지스터; 상기 게이트전극에 접속된 게이트 버스라인; 상기 소오스 및 드레인 전극에 접속된 데이터 버스라인; 및 상기 박막트랜지스터 상에 형성되는 스토리지 커패시터를 구비하는 것을 특징으로 하는 초박막액정표시소자용 화소 어레이를 제공한다.In order to achieve the above another object, the present invention provides a pixel electrode formed on a transparent substrate, and a source and drain electrode formed on the pixel electrode in a vertical structure by a tapered etching method with an ohmic semiconductor layer and an insulating layer interposed therebetween. And a thin film transistor including an active semiconductor layer and a gate insulating layer sequentially formed on the source and drain electrodes, and a gate electrode formed on the gate insulating layer and self-aligned to the source and drain electrodes; A gate bus line connected to the gate electrode; A data busline connected to the source and drain electrodes; And a storage capacitor formed on the thin film transistor.
본 발명에 의하면, 테이퍼 식각방법으로 형성된 소오스 및 드레인 전극에 셀프-얼라인되는 게이트전극을 형성함으로써, 기생용량을 감소시키고 화소 어레이의 구성이 미스-얼라인의 문제를 해결할 수 있다.According to the present invention, by forming a gate electrode that is self-aligned to the source and drain electrodes formed by the tapered etching method, the parasitic capacitance can be reduced and the configuration of the pixel array can solve the problem of misalignment.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제3도는 본 발명에 의한 수직형 박막트랜지스터의 단면도이다.3 is a cross-sectional view of a vertical thin film transistor according to the present invention.
제3도를 참조하면, 투명한 기판(10), 예컨대 유리기판 상에 ITO(Indium Tim Oxide)로 이루어진 화소전극(12)이 형성되어 있다. 상기 화소전극(12) 상에는 예컨대, n+ 비정질실리콘으로 이루어진 오믹 반도체층(16,20)과 실리콘질화물(SiNx)로 이루어진 절연층(18)을 사이에 두고 소오스 및 드레인 전극(22,14)이 수직구조로 형성되어 있다. 상기 소오스 및 드레인 전극(22,14)은 테이퍼 식각방법으로 형성된다. 상기 소오스 및 드레인 전극(22,14) 상에는 채널로 사용되는 액티브 반도체층(24) 및 게이트절연층(26)이 차례로 형성되어 있다. 상기 채널용 액티브 반도체층(24)은 테이퍼 식각된 소오스 및 드레인 전극(22,14)으로 인해 그 경사가 낮아진다. 상기 게이트절연층(26) 상에는, 상기 소오스 및 드레인 전극(22,14)에 셀프-얼라인되어 게이트전극(30)이 형성된다.Referring to FIG. 3, a pixel electrode 12 made of ITO (Indium Tim Oxide) is formed on a transparent substrate 10, for example, a glass substrate. The source and drain electrodes 22 and 14 are perpendicular to the pixel electrode 12 with, for example, an ohmic semiconductor layer 16 and 20 made of n + amorphous silicon and an insulating layer 18 made of silicon nitride (SiNx) interposed therebetween. It is formed in a structure. The source and drain electrodes 22 and 14 are formed by a tapered etching method. The active semiconductor layer 24 and the gate insulating layer 26 used as channels are sequentially formed on the source and drain electrodes 22 and 14. The inclination of the channel active semiconductor layer 24 is lowered due to the tapered etched source and drain electrodes 22 and 14. On the gate insulating layer 26, a gate electrode 30 is formed by self-aligning the source and drain electrodes 22 and 14.
제4a도 내지 제4e도는 본 발명에 의한 수직형 박막트랜지스터를 갖는 액정표시소자의 제조방법을 설명하기 위한 단면도들이다.4A through 4E are cross-sectional views illustrating a method of manufacturing a liquid crystal display device having a vertical thin film transistor according to the present invention.
제4a를 참조하면, 투명한 기판(10), 예컨대 유리기판 상에 ITO금속을 증착한 후, 이를 사진식각 공정으로 패터닝하여 화소전극(12)을 형성한다.Referring to FIG. 4A, after depositing an ITO metal on a transparent substrate 10, for example, a glass substrate, the pixel electrode 12 is formed by patterning the ITO metal.
제4b를 참조하면, 상기 화소전극(12)이 형성된 결과물 상에 탄탈륨(Ta) 또는 크롬(Cr)과 같은 제1 금속층, 제1 n+ 비정질실리콘층(16), 실리콘질화물과 같은 제1 절연층(18), 제2 n+ 비정질실리콘층(20) 및 Ta 또는 Cr과 같은 제2 금속층을 차레로 증착한다. 이어서, 사진식각 공정으로 상기 적층된 층들을 건식 또는 습식 식각방법으로 테이퍼 식각함으로써, 제1 금속층으로 이루어진 드레인전극(14) 및 제2 금속층으로 이루어진 소오스전극(22)을 형성한다.4B, a first metal layer such as tantalum (Ta) or chromium (Cr), a first n + amorphous silicon layer 16, and a first insulating layer such as silicon nitride are formed on a resultant product of the pixel electrode 12. (18), a second n + amorphous silicon layer 20 and a second metal layer such as Ta or Cr are sequentially deposited. Subsequently, the stacked layers are tapered etched by a dry or wet etching method by a photolithography process to form a drain electrode 14 made of a first metal layer and a source electrode 22 made of a second metal layer.
제4c를 참조하면, 상기 결과물 상에 비정질실리콘을 증착한 후 이를 사진식각 공정으로 패터닝함으로써, 박막트랜지스터의 채널로 사용되는 액티브 반도체층(24)을 형성한다. 이어서, 상기 액티브 반도체층(24)이 형성된 결과물 상에 절연물질, 예컨대 실리콘질화물(SiNx)을 증착하여 게이트절연층(26)을 형성한다. 다음에, 상기 게이트절연층(26) 상에 리프트-오프(lift-off) 공정을 위한 제2 절연층(28), 에컨대 실리콘산화물(SiO ) 또는 제1 포토레지스트를 증착 또는 도포한다.Referring to 4C, an amorphous silicon is deposited on the resultant and then patterned by photolithography to form an active semiconductor layer 24 used as a channel of a thin film transistor. Subsequently, an insulating material, for example, silicon nitride (SiNx), is deposited on the resultant on which the active semiconductor layer 24 is formed to form the gate insulating layer 26. Next, a second insulating layer 28, for example, silicon oxide (SiO) or a first photoresist, is deposited or coated on the gate insulating layer 26 for a lift-off process.
제4d를 참조하면, 상기 결과물 상에 제2 포토레지스트를 도포한 후, 패터닝된 소오스 및 드레인 전극(22,14)을 이용하여 기판(10)의 하측면에서 백(back) 노광을 실시함으로써, 제2 포토레지스트로 이루어진 포토레지스트 패턴(29)을 형성한다. 이어서, 상기 포토레지스트 패턴(29)을 식각마스크로 사용하여 상기 제2 절연층(28)을 식각한다.Referring to 4D, after applying a second photoresist on the resultant, back exposure is performed on the lower side of the substrate 10 using the patterned source and drain electrodes 22 and 14. A photoresist pattern 29 made of a second photoresist is formed. Subsequently, the second insulating layer 28 is etched using the photoresist pattern 29 as an etching mask.
만일, 상기 제2 절연층(28)으로서 제1 포토레지스트를 사용한다면, 추가 현상공정을 실시하여 제1 포토레지스트를 제거해야 한다. 다음에, 상기 결과물 상에 크롬(Cr) 또는 알루미늄(Al)과 같은 제3 금속층(30')을 증착한 후, 리프트-오프시켜 상기 포토레지스트 패턴(29)을 제거한다.If the first photoresist is used as the second insulating layer 28, an additional development process must be performed to remove the first photoresist. Next, a third metal layer 30 'such as chromium (Cr) or aluminum (Al) is deposited on the resultant, and then lift-off to remove the photoresist pattern 29.
제4e를 참조하면, 게이트전극 형성을 위한 사진식각 공정을 실시하여 상기 제3 금속층(30')을 패터닝함으로써, 게이트전극(30)을 형성한다. 이때, 상기 제2 절연층(28)으로서 제1 포토레지스트를 사용할 경우, 게이트전극(30)형성을 위한 식각공정시 함께 제거된다.Referring to FIG. 4E, the gate electrode 30 is formed by patterning the third metal layer 30 ′ by performing a photolithography process for forming a gate electrode. In this case, when the first photoresist is used as the second insulating layer 28, it is removed together during the etching process for forming the gate electrode 30.
본 발명에 의한 수직형 박막트랜지스터의 제조방법에 사용되는 마스크 수는 4매임, 백노광시 사진공정이 추가된다.The number of masks used in the manufacturing method of the vertical thin film transistor according to the present invention is four sheets, and a photographic process is added during white exposure.
제5도는 본 발명에 의한 수직형 박막트랜지스터를 사용하는 액정표시소자에서의 화소 레이아웃도이다. 여기서, 참조부호 12는 화소전극, 24는 액티브 반도체층, 32는 게이트 버스라인, 34는 데이타 버스라인,36은 콘택홀, 그리고 38은 스토리지 커패시터를 각각 나타낸다. 도면에 표시된 AA'의 단면도가 제3도가 된다.5 is a pixel layout diagram of a liquid crystal display device using a vertical thin film transistor according to the present invention. Reference numeral 12 denotes a pixel electrode, 24 an active semiconductor layer, 32 a gate bus line, 34 a data bus line, 36 a contact hole, and 38 a storage capacitor. A cross-sectional view taken along line AA 'is shown in FIG.
제5도를 참조하면, 본 발명에 의한 수직형 박막트랜지스터를 사용하여 초박막액정표시소자용 화소 어레이를 제작할 경우, 게이트 또는 데이터 버스라인(32 또는 34) 및 패드 형성을 위해 콘택용 마스크 1매가 박막트랜지스터리 제작시보다 추가로 필요하게 되어, 총 5매의 마스크가 사용된다. 또한, 스토리지 커패시터도 포함되어 설계된다.Referring to FIG. 5, when a pixel array for an ultra-thin liquid crystal display device is fabricated using the vertical thin film transistor according to the present invention, one sheet of contact mask is formed to form a gate or data bus line 32 or 34 and a pad. Since it is needed more than when manufacturing transistors, a total of five masks are used. It is also designed to include storage capacitors.
이상 상술한 바와 같이 본 발명에 의하면, 테이퍼 식각방법으로 형성된 소오스 및 드레인 전극에 셀프-얼라인되는 게이트전극을 형성한다. 따라서, 소오스전극과 게이트전극 간에 오버랩 폭이 생기지 않아 기생용량을 감소시킬 수 있으며, 패턴 형성시 디자인 룰이 증가되지 않는다. 또한, 이와 같은 구조를 갖는 수직형 박막트랜지스터로 초박막액정표시소자용 화소 어레이를 구성하면, 미스-얼라인의 문제를 해결할 수 있다.As described above, according to the present invention, a gate electrode that is self-aligned is formed on the source and drain electrodes formed by the tapered etching method. Therefore, since the overlap width does not occur between the source electrode and the gate electrode, the parasitic capacitance can be reduced, and the design rule is not increased when the pattern is formed. In addition, if the pixel array for the ultra-thin liquid crystal display device is formed of a vertical thin film transistor having such a structure, the problem of misalignment can be solved.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.
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