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KR0170905B1 - 디램 - Google Patents

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KR0170905B1
KR0170905B1 KR1019950039981A KR19950039981A KR0170905B1 KR 0170905 B1 KR0170905 B1 KR 0170905B1 KR 1019950039981 A KR1019950039981 A KR 1019950039981A KR 19950039981 A KR19950039981 A KR 19950039981A KR 0170905 B1 KR0170905 B1 KR 0170905B1
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Abstract

본 발명은 반도체장치에 관한 것으로, 특히 멀티 카스신호(Column Address strobe, 이하 CAS라 함)를 이용하는 경우에 패키지 핀수를 단지 하나의 외부 카스바 핀을 사용하여 정상 디램과 같은 치수의 패키지 치수를 가지는 디램에 관한 것이다.
본 발명의 디램은 데이터를 저장하고 있는 셀 어레이와, 상기 셀어레이로 부터 외부로 출력되는 데이터를 선택하기 위하여 하나의 카스바신호를 입력받아 적어도 하나의 이상의 내부 카스신호를 발생하기 위한 카스바 버퍼와, 카스 인에이블 발생신호에 의하여 상기 카스바 버퍼가 발생하는 내부 카스신호의 출력수를 제어하는 제어수단을 포함한다.

Description

디램
제1도는 종래의 디램의 블럭도.
제2도는 제1도에 도시된 카스바 버퍼의 논리회로도.
제3도는 본 발명의 일실시예에 따른 디램의 블럭도.
제4도는 제3도에 도시된 카스바 버퍼의 논리회로도.
제5도는 제3도에 도시된 내부 카스 인에이블신호 발생회로도.
제6도는 제5도에 도시된 내부 카스 인에이블신호 발생회로의 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
11,12,31,32 : 셀 어레이 13,33 : 카스바(/CAS) 버퍼
14,34 : 입출력 버퍼(I/O) 15,35 : 컬럼 어드레스버퍼
36 : 카스 인에이블신호 발생회로
본 발명은 반도체장치에 관한 것으로, 특히 멀티 카스신호(Column Address Strobe, 이하 CAS라 함)를 이용하는 경우에 패키지 핀수를 단지 하나의 외부 카스바 핀을 사용하여 정상 디램과 같은 치수의 패키지 치수를 가지는 디램에 관한 것이다.
이하 종래의 디램을 제1도 및 제2도를 참조하여 설명한다.
제1도는 종래 디램의 블럭도로서, 외부의 멀티 카스바신호에 의해 내부의 신호 ucas, lcas등이 만들어진 후 셀 어레이 블럭(11,12)에서 나온 데이터와 ucas, lcas가 각각 독립적으로 결합하여 L-데이타, U-데이터를 선택하도록 한다.
제2도는 제1도에 도시된 /CAS버퍼의 논리회로도로서, 멀티 카스바신호를 이용시 외부의 입력으로 사용되는 /CAS핀은 제2도와 같이 외부의 핀수를 늘려 이용한다.
따라서 외부의 /CAS핀의 수가 증가할 수록 더 큰 패키지를 갖게 되고 이는 시스템에서 사용시 더 넓은 영역을 차지하게 되어 소형화를 이루려는 시스템 제조자에게 불리하게 된다. 또한 다수의 외부 /CAS가 동시에 동작을 해야 할 때 이들 /CAS들 사이의 시간 왜곡이 생기고 이는 디램이 시스템에서 동작할 경우 심각한 동작 오류를 유발하게 되어 결국 디램 동작 특성에 악영향을 미치게 된다.
따라서 본 발명은 상기의 문제점을 해결하기 위한 것으로, 그 목적은 하나의 외부 핀을 사용하여 패키지 치수를 줄이고 시간왜곡 문제를 해결하고 각 카스바신호가 선택적으로 동작 가능한 디램을 제공하는데 있다.
상기한 목적을 달성하기 위하여 본 발명은 데이터를 저장하고 있는 셀 어레이와, 상기 셀 어레이로 부터 외부로 출력되는 데이터를 선택하기 위하여 하나의 카스바신호를 입력받아 적어도 하나의 이상의 내부 카스신호를 발생하기 위한 카스바 버퍼와, 카스 인에이블 발생신호에 의하여 상기 카스바 버퍼가 발생하는 내부 카스신호의 출력수를 제어하는 제어수단을 포함하는 것을 특징으로 하는 디램을 제공한다.
이하 본 발명을 첨부도면을 참조하여 상세히 설명한다.
제3도는 본 발명의 실시예에 따른 디램의 블럭도이다.
본 발명의 디램은 데이터를 저장하고 있는 셀 어레이(31,32)와, 상기 셀 어레이(31,32)로 부터 외부로 출력되는 데이터를 선택하기 위하여 하나의 카스바신호를 입력받아 적어도 하나의 이상의 내부 카스신호를 발생하기 위한 카스바 버퍼(33)와, 카스 인에이블 발생신호에 의하여 상기 카스바 버퍼(33)가 발생하는 내부 카스신호의 출력수를 제어하는 카스인에이블신호 발생회로(36)을 포함한다.
제4a도는 외부신호 /CAS와 선택신호(ENi)에 의해 내부 멀티 cas신호인 ucas, lcas를 발생시키는 제3도에 도시된 /CAS버퍼의 논리 회로도이고, 제4a도는 외부신호 /CAS와 선택신호(ENi)에 의해 내부 멀티 cas신호인 cas1, cas2, cas3, cas4를 발생시키는 제3도에 됫된 /CAS버퍼의 논리 회로도이다.
이하 본 발명의 동작을 제4a도를 참조하여 2개의 내부 cas신호를 발생하는 경우를 예를들어 설명한다.
로우레벨의 /CAS와 로우레벨의 enb가 각각 /CAS 버퍼의 노어게이트(41)에, 하이레벨의 EN1이 제1낸드게이트(42), 하이레벨의 EN2이 제2낸드게이트(43)에 인가된다.
그에 따라 상기 노어게이트(41)의 출력은 하이, 제1낸드게이트(42)의 출력은 로우, 제1인버터(44)의 출력, 즉 ucas는 하이가 된다.
그리고 제2낸드게이트(43)의 출력은 로우, 제2인버터(45)의 출력, 즉 lcas는 하이가 된다.
즉 외부신호 /CAS는 /CAS 버퍼 인에이블신호(enb)에 의해 받아들여지고 다시 그의 출력은 내부 cas 선택신호(ENi)가 인에이블되면 내부의 cas신호인 ucas lcas 또는 cas1, cas2, cas3, cas4를 발생시키고 만일 ENi가 디스에이블이면 해당 cas신호는 디스에이블상태로 있게 된다.
이와 같이 발생된 ucas, lcas는 셀어레이로 부터 출력된 데이터와 결합하여 U-데이터, L-데이터를 선택하여 제 1 I/O 버퍼(341) 및 제 2 I/O 버퍼(342)를 통하여 입출력된다. 멀티 내부 카스 cas1, cas2, cas3, cas4를 사용할 경우는 셀 어레이로 부터 출력된 데이터와 cas1, cas2, cas3, cas4가 결합하여 U1-데이터, U2-데이터, L1-데이터, L2-데이터를 선택하여 제1 I/O버퍼, 제2 I/O 버퍼, 제3 I/O 버퍼 및 제4 I/O 버퍼를 통하여 입출력된다.
제5도는 외부의 신호 /RAS, /CAS, /WE, I/O신호를 받아들여 출력으로 ENi를 발생시키는 회로도이다.
본 발명의 카스 인에이블신호 발생회로(36)는 /CAS가 하이이고, /WE가 로우인 상태에서 /RAS의 논리 전이 상태에 따라 회로 동작을 제어하는 동작 제어부(52)와, 상기 하이상태의 /WE에 의해 구동되어 입력/출력데이터(I/Oi)의 인가에 따라 적어도 하나 이상의 ENi를 발생하고 상기 I/Oi의 논리 상태에 따라 상기 적어도 하나 이상의 ENi의 논리 상태를 제어하는 논리게이트(53,54)로 구성된다.
그 동작을 설명하면, /CAS가 하이이고, /WE가 로우일 때 /RAS가 로우로 가면 래치부의 출력 즉, 제1노드(N1)는 하이상태로 되어 제1엔모스형 트랜지스터(MN1)의 게이트에 인가된다.
그에 따라 제1엔모스형 트랜지스터(MN1)가 턴 온되어 전체 회로가 동작을 준비하게 된다.
이 때 I/O의 상태가 하이이면 제2노드는 로우가 되므로 제3노드는 하이에서 로우로 전이되어 ENi가 로우가 되므로 해당되는 내부 cas를 동작하지 못하도록 함으로써 해당되는 cas가 동작시키는 I/O 버퍼(341,342)로의 데이터를 마스킹하게 된다.
제6도는 제5도에 도시된 내부 카스 인에이블신호 발생회로의 동작 타이밍도로서, ENi는 /RAS가 인에이블될 때 /CAS가 하이이고, /WE가 로우인 상태에서 그 때의 입력 데이터가 하이 또는 로우인가를 분간하여 하이인 경우만 ENi이 디스에이블되고 그 외의 모든 경우에는 ENi가 인에이블되어 내부의 모든 멀티 cas가 동작되게 된다.
상기한 바와 같이 본 발명은 외부의 /CAS 핀의 수를 줄이게 되어 패키지를 보다 작게 할 수 있으므로 시스템의 소형화가 가능하며 외부의 입력으로 사용되는 /CAS가 하나뿐이므로 종래와 같은 외부의 입력 멀티 /CAS간의 시간 왜곡 문제가 해결되어 보다 향상된 특성을 가진다.

Claims (6)

  1. 데이터를 저장하고 있는 셀 어레이와, 상기 셀어레이로 부터 외부로 출력되는 데이터를 선택하기 위하여 하나의 카스바신호를 입력받아 적어도 하나의 이상의 내부 카스신호를 발생하기 위한 카스바 버퍼와, 카스 인에이블 발생신호에 의하여 상기 카스바 버퍼가 발생하는 내부 카스신호의 출력수를 제어하는 제어수단을 포함하는 것을 특징으로 하는 디램.
  2. 제1항에 있어서, 상기 제어수단은 카스바신호가 하이이고 라이트 인에이블바신호가 로우인 상태에서 라스바신호의 논리 전이 상태에 따라 회로 동작을 제어하는 동작 제어부와, 상기 하이상태의 라이트 인에이블바신호에 의해 구동되어 입력/출력데이터의 인가에 따라 적어도 하나 이상의 카스인에이블신호를 발생하고 상기 입력/출력데이터의 논리 상태에 상기 적어도 하나 이상의 카스인에이블신호의 논리 상태를 제어하는 논리게이트로 구성되는 카스인에이블신호 발생회로를 포함하는 것을 특징으로 하는 디 램.
  3. 제1항에 있어서, 상기 적어도 하나 이상의 내부카스신호는 상이한 데이터 경로를 제어하고 서로 독립적으로 작동하여 서로 다른 데이터 경로에 대해 독립적으로 동작하는 것을 특징으로 하는 디램.
  4. 제1항에 있어서, 상기 적어도 하나 이상의 내부 카스신호는 상이한 데이터 경로를 제어하고 서로 독립적으로 데이터 경로를 제어하도록 각각 상기 제어수단에 카스인에이블 발생신호가 사용되고 상기 제어신호에 의해 원하는 내부 카스신호만 동작시키는 것을 특징으로 하는 디램.
  5. 제1항 또는 제4항에 있어서, 상기 카스인에이블발생신호는 라스바신호, 카스바신호, 라이트바신호, 입출력신호를 입력으로하여 논리조합하여 특정 상태에서만 디스에이블되어 해당 내부 카스신호만 발생되지 않도록 하는 것을 특징으로 하는 디램.
  6. 제1항 또는 제4항에 있어서, 상기 카스 인에이블발생신호는 패키지의 외부 핀으로 사용되어 새로운 입력으로 받아들여지도록 패키지에 하나의 핀을 더 첨가시켜 카스 인에이블발생신호를 발생시키는 것을 특징으로 하는 디램.
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