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JPH07182864A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPH07182864A
JPH07182864A JP5321557A JP32155793A JPH07182864A JP H07182864 A JPH07182864 A JP H07182864A JP 5321557 A JP5321557 A JP 5321557A JP 32155793 A JP32155793 A JP 32155793A JP H07182864 A JPH07182864 A JP H07182864A
Authority
JP
Japan
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data
output
control signal
level
circuit
Prior art date
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Withdrawn
Application number
JP5321557A
Other languages
English (en)
Inventor
Shigeru Mori
茂 森
Tomio Suzuki
富夫 鈴木
Masanori Hayashigoe
正紀 林越
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP5321557A priority Critical patent/JPH07182864A/ja
Priority to US08/345,758 priority patent/US5532961A/en
Priority to DE4443967A priority patent/DE4443967A1/de
Priority to KR1019940035307A priority patent/KR950021657A/ko
Publication of JPH07182864A publication Critical patent/JPH07182864A/ja
Priority to US08/629,682 priority patent/US5617362A/en
Withdrawn legal-status Critical Current

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Abstract

(57)【要約】 【目的】 ＥＤＯ（Extend Data Out)動作をするＤＲＡ
Ｍにおいて、出力データの最初にリンギングが生じない
ようにする。 【構成】 このＤＲＡＭは、伸長制御信号φＢに応答し
て、データＲＤＦを受けてデータＲＤとして出力する
か、それまで受けていたデータＲＤＦをラッチしてデー
タＲＤとして出力するデータ伸長回路１と、出力制御信
号φＡａに応答して活性化され、データ伸長回路１から
のデータＲＤを受けて出力データＤｏｕｔとして出力端
子６を介して出力する出力バッファ回路２と、内部制御
信号ｉｎｔ．／ＲＡＳなどに応答して伸長制御信号φＢ
および出力制御信号φＡａを発生する制御回路２０とを
備える。出力制御信号φＡａはデータが出力される直前
にＬレベルとなる。これにより、出力バッファ回路２に
おけるトランジスタＱ１およびＱ２を同時に非導通状態
として一時的に出力端子６を高インピーダンス状態にし
た。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、さらに詳しくはＥＤＯ（Extend Data Out)動作をす
る半導体記憶装置の改良に関する。
【０００２】
【従来の技術】近年、半導体記憶装置の１つであるダイ
ナミックランダムアクセスメモリ（ＤＲＡＭ）において
は、データの読出速度を向上させるため、種々の技術開
発がなされている。また、一般に半導体集積回路装置に
おいては、読出動作の高速化に伴ってＥＤＯ動作（ハイ
パーページ動作ともいう）が採用されている。
【０００３】ＥＤＯ動作は、現在出力しているデータを
その次のデータを出力し始めるまでラッチし、かつ出力
するものである。ＤＲＡＭにおいても、読出動作の高速
化に伴ってこのようなＥＤＯ動作を採用することが考え
られる。
【０００４】図１２は、ＥＤＯ動作をするＤＲＡＭの一
部構成を示すブロック図である。図１２を参照して、こ
のＤＲＡＭは、データ伸長回路１と、出力バッファ回路
２と、制御回路３と、出力端子６とを備える。
【０００５】また、図示はされていないが、このＤＲＡ
Ｍはさらに、各々が１ビットのデータを記憶する複数の
メモリセルと、それらメモリセルのうちいずれか１つを
選択する行デコーダおよび列デコーダと、外部制御信号
に応答して内部制御信号を発生するタイミング発生器
と、選択されたメモリセルから読出されたデータを増幅
するプリアンプ回路などを備える。
【０００６】データ伸長回路１は、制御回路３からの伸
長制御信号φＢに応答して、メモリセルから読出された
データＲＤＦを受けてそのままデータＲＤとして出力
し、かつそのデータＲＤをラッチして出力する。
【０００７】出力バッファ回路２は、電源ノードとグラ
ンドノードとの間に直列に接続された２つのＮチャネル
ＭＯＳトランジスタＱ１およびＱ２と、それらトランジ
スタＱ１およびＱ２のゲート電極にそれぞれ接続された
インバータＩ１およびＩ３と、それらインバータＩ１お
よびＩ３にそれぞれ接続されたＮＡＮＤゲートＧ１およ
びＧ２と、一方のＮＡＮＤゲートＧ２だけに接続された
インバータＩ２とを備える。
【０００８】ＮＡＮＤゲートＧ１はその一方の入力端子
のところでデータＲＤを受ける。ＮＡＮＤゲートＧ２は
その一方の入力端子のところでデータＲＤをインバータ
Ｉ２を介して受ける。これらＮＡＮＤゲートＧ１，Ｇ２
の他方の入力端子には共に制御回路３からの出力制御信
号φＡが与えられている。トランジスタＱ１およびＱ２
の共通ノードは出力端子６に接続されている。
【０００９】この出力バッファ回路２は、制御回路３か
らの出力制御信号φＡに応答して活性化され、データ伸
長回路１から出力されたデータＲＤを増幅して出力端子
６を介して外部へ出力する。
【００１０】制御回路３は、タイミング発生器（図示せ
ず）によって生成された内部行アドレスストローブ信号
ｉｎｔ．／ＲＡＳ、内部列アドレスストローブ信号ｉｎ
ｔ．／ＣＡＳ、内部出力イネーブル信号ｉｎｔ．／ＯＥ
および内部書込イネーブル信号ｉｎｔ．／ＷＥに応答し
て伸長制御信号φＢを生成する伸長制御回路４と、同様
にこれら制御信号ｉｎｔ．／ＲＡＳ，ｉｎｔ．／ＣＡ
Ｓ，ｉｎｔ．／ＯＥおよびｉｎｔ．／ＷＥに応答して出
力制御信号φＡを生成する出力制御回路５とを備える。
【００１１】次に、このＤＲＡＭがいわゆるページモー
ド動作をする場合について図１３に示したタイミングチ
ャートを参照して説明する。
【００１２】ページモード動作においては、内部行アド
レスストローブ信号ｉｎｔ．／ＲＡＳが立下がってから
立上がるまでの間に、内部列アドレスストローブ信号ｉ
ｎｔ．／ＣＡＳが複数回立下がり、そして立上がる。
【００１３】まず内部行アドレスストローブ信号ｉｎ
ｔ．／ＲＡＳがアドレス信号Ａ０〜Ａｎとして入力され
た行アドレスＲｏｗがストローブされる。ついで、内部
列アドレスストローブ信号ｉｎｔ．／ＣＡＳが立下がる
と、アドレス信号Ａ０〜Ａｎとして入力された列アドレ
スＣｏｌ．１がストローブされる。
【００１４】これにより、複数のメモリセルのうち１つ
が選択され、その選択されたメモリセルに記憶されたデ
ータＤ１が出力データＤｏｕｔとして出力端子６を介し
て出力される。以下同様にして、同じ行アドレスＲｏｗ
で異なる列アドレスＣｏｌ．２，Ｃｏｌ．３…のメモリ
セルからデータＤ２，Ｄ３…が出力される。
【００１５】図１３（Ａ）に示すように、従来の一般的
なＤＲＡＭにおいては、内部列アドレスストローブ信号
ｉｎｔ．／ＣＡＳの立下がりに応答してデータＤ１，Ｄ
２，Ｄ３が出力され始め、内部列アドレスストローブ信
号ｉｎｔ．／ＣＡＳの立上がりに応答してデータＤ１，
Ｄ２，Ｄ３は出力され終わる。
【００１６】一方、図１３（Ｂ）に示すように、読出動
作の高速化に伴って列アドレスストローブ信号ｉｎｔ．
／ＣＡＳの周期Ｔｅｘは従来の周期Ｔｓｔよりも短くさ
れる傾向にある。
【００１７】そのため、従来と同様に内部列アドレスス
トローブ信号ｉｎｔ．／ＣＡＳの立下がりおよび立上が
りに応答してデータを出力するならば、データＤ１，Ｄ
２，Ｄ３…が出力される時間が短くなり、有効なデータ
を得ることが困難になる。
【００１８】そこで、図１２に示したＤＲＡＭは、次の
データが出力され始めるまで前のデータがラッチされて
出力され続けるように構成されている。
【００１９】すなわち、上記ＤＲＡＭにおいては、出力
制御回路５によって生成される出力制御信号φＡは、内
部行アドレスストローブ信号ｉｎｔ．／ＲＡＳおよび列
アドレスストローブ信号ｉｎｔ．／ＣＡＳが共にＬレベ
ルに立下がり、一定時間経過後にＨレベルに立上がる。
そして、この出力制御信号φＡは、内部行アドレススト
ローブ信号ｉｎｔ．／ＲＡＳおよび内部列アドレススト
ローブ信号ｉｎｔ．／ＣＡＳが共にＨレベルに立上がる
までＨレベルに維持される。
【００２０】一方、伸長制御回路４によって生成される
伸長制御信号φＢは、内部列アドレスストローブ信号ｉ
ｎｔ．／ＣＡＳが立下がると立上がり、立上がると立下
がる。
【００２１】伸長制御信号φＢが立上がると、データ伸
長回路１はメモリセルから読出されたデータＲＤＦをそ
のままデータＲＤとして出力する。ついで、出力制御信
号φＡが立上がると出力バッファ回路２は活性化され、
データ伸長回路１から出力されたデータＲＤはＮＡＮＤ
ゲートＧ１およびインバータＩ１を介してトランジスタ
Ｑ１のゲート電極に与えられるとともに、インバータＩ
２によって反転され、その反転されたデータ／ＲＤはＮ
ＡＮＤゲートＧ２およびインバータＩ３を介してトラン
ジスタＱ２のゲート電極に与えられる。
【００２２】これによりトランジスタＱ１およびＱ２の
一方がデータＲＤに従って導通状態にされ、当該他方が
非導通状態にされる。したがって、データＲＤと同じ論
理レベルのデータＤｏｕｔが出力端子６を介して出力さ
れる。
【００２３】ついで、伸長制御信号φＢが立下がると、
このデータ伸長回路１はそれまでのデータＲＤをラッチ
して出力し続ける。このデータＲＤは出力バッファ回路
２によって出力端子６を介して出力される。
【００２４】再び伸長制御信号φＢが立上がると、この
データ伸長回路１は次のデータＲＤＦを受けてそのまま
データＲＤとして出力する。
【００２５】なお、出力制御信号φＡがＬレベルである
間は、出力バッファ回路２は非活性化され、両トランジ
スタＱ１およびＱ２のゲート電極にＬレベルが与えら
れ、トランジスタＱ１およびＱ２の共通ノードはフロー
ティング状態となる。そのため、出力端子６は高インピ
ーダンス状態Ｈｉ−Ｚとなる。
【００２６】このように、ＥＤＯ動作をするＤＲＡＭに
おいては、データがその次のデータが出力される直前ま
で伸長されて出力されるため、有効なデータを容易に得
ることができる。
【００２７】
【発明が解決しようとする課題】しかしながら、ＥＤＯ
動作を行なうＤＲＡＭにおいては、出力データＤｏｕｔ
が次の出力データＤｏｕｔが出力され始めるまで引延ば
されているため、出力データＤｏｕｔはＨレベルからＬ
レベルへ、またはＬレベルからＨレベルへ瞬間的にフル
スイングされる。
【００２８】そのため、図１３に示すように、出力デー
タＤｏｕｔの最初にリンギングＲが生じるという問題が
あった。その結果、このリンギングが消失して出力デー
タＤｏｕｔが安定した後でなければ有効な出力データＤ
ｏｕｔを得ることはできないため、ＥＤＯ動作によって
読出速度が早められているにもかかわらず、実質的には
読出速度が早められないという問題があった。
【００２９】なお、特開昭６２−１２２１０号公報およ
び特開平３−１８５９２１号公報には、半導体集積回路
装置のＣＭＯＳ型出力バッファ回路において、出力信号
がＨレベルから高インピーダンス状態を経てＬレベル
へ、またはＬレベルから高インピーダンス状態を経てＨ
レベルへ変化するようにしたものが開示されている。
【００３０】また、特開平３−１２４１２０号公報に
は、出力バッファ回路において、出力信号がＨレベルお
よびＬレベル間で変化する場合にその出力信号を一時的
に中間レベルにするようにしたものが開示されている。
【００３１】また、特開平３−２３７１４号公報には、
集積回路の出力バッファ回路において、２つの出力回路
の出力ノードが接続され、その出力ノードが各出力回路
によって段階的に充電されることによってその出力信号
がＨレベルおよびＬレベル間で変化する場合にその出力
信号が一時的に中間レベルになるようにしたものが開示
されている。
【００３２】これらはすべて一般的な半導体集積回路装
置における出力バッファ回路に関するものであるのに対
し、この発明はＥＤＯ動作をするＤＲＡＭなどの半導体
記憶装置を前提とし、さらにその出力バッファ回路に関
するものである。
【００３３】この発明は上述した問題を解決するために
なされたもので、その目的はＥＤＯ動作をする半導体記
憶装置においてその出力データの最初に生じるリンギン
グを低減することである。
【００３４】この発明の他の目的は、メモリセルに記憶
されたデータの読出速度を早めることである。
【００３５】この発明のさらに他の目的は、出力バッフ
ァ回路における貫通電流を低減して消費電力を削減する
ことである。
【００３６】
【課題を解決するための手段】この発明に従った半導体
記憶装置は、出力端子と、複数のメモリセルと、データ
読出手段と、データ伸長手段と、出力回路手段とを備え
る。メモリセルの各々は１ビットのデータを記憶する。
データ読出手段は、各メモリセルに記憶されたデータを
逐次的に読出す。データ伸長手段は、データ読出手段に
よって読出されたデータを取込んで出力し、かつ次に他
のデータを取込むまでそのデータを保持して出力する。
出力回路手段は、データ伸長手段から出力されたデータ
を出力端子を介して外部に出力し、かつ次に他のデータ
を出力する直前で出力端子を高インピーダンス状態にす
る。
【００３７】また、この発明に従った半導体記憶装置
は、出力端子と、複数のメモリセルと、データ読出手段
と、制御手段と、データ伸長手段と、出力回路手段とを
備える。メモリセルの各々は１ビットのデータを記憶す
る。データ読出手段は、所定の読出制御信号に応答して
各メモリセルに記憶されたデータを逐次的に読出す。制
御手段は、読出制御信号に応答してデータ読出手段によ
ってデータが読出されているうちの所定期間だけ一方論
理レベルになる伸長制御信号を生成する手段と、読出制
御信号に応答して伸長制御信号が一方論理レベルになる
直前および／または直後に所定期間だけ一方論理レベル
になる出力制御信号を生成する手段とを含む。データ伸
長手段は、伸長制御信号が一方論理レベルの間、データ
読出手段によって読出されたデータを受けて出力し、伸
長制御信号が当該他方論理レベルの間、伸長制御信号が
当該他方論理レベルになるまでに受けていたデータを保
持して出力する。出力回路手段は、出力制御信号が一方
論理レベルの間、データ伸長手段から出力されたデータ
を遮断して出力端子を高インピーダンス状態にし、出力
制御信号が当該他方論理レベルの間、データ伸長手段か
ら出力されたデータを受けて出力端子を介して外部へ出
力する。
【００３８】また、この発明に従った半導体記憶装置
は、出力端子と、複数のメモリセルと、データ読出手段
と、データ伸長手段と、出力回路手段とを備える。メモ
リセルの各々は２種の論理レベルによって１ビットのデ
ータを記憶する。データ読出手段は、各メモリセルに記
憶されたデータを逐次的に読出す。データ伸長手段は、
データ読出手段によって読出されたデータを取込んで出
力し、かつ次に他のデータを取込むまでそのデータを保
持して出力する。出力回路手段は、データ伸長手段から
出力されたデータを出力端子を介して外部に出力し、か
つ次に他のデータを出力する直前で２種の論理レベル間
の中間レベルを出力端子に与える。
【００３９】また、この発明に従った半導体記憶装置
は、出力端子と、複数のメモリセルと、データ読出手段
と、制御手段と、データ伸長手段と、出力回路手段とを
備える。メモリセルの各々は２種の論理レベルによって
１ビットのデータを記憶する。データ読出手段は、所定
の読出制御信号に応答して各メモリセルに記憶されたデ
ータを逐次的に読出す。制御手段は、読出制御信号に応
答してデータ読出手段によってデータが読出されている
うちの所定期間だけ一方論理レベルになる伸長制御信号
を生成する手段と、読出制御信号に応答して伸長制御信
号が一方論理レベルになる直前および／または直後に所
定期間だけ一方論理レベルになる出力制御信号を生成す
る手段とを含む。データ伸長手段は、伸長制御信号が一
方論理レベルの間、データ読出手段によって読出された
データを受けて出力し、伸長制御信号が当該他方論理レ
ベルの間、伸長制御信号が当該他方論理レベルになるま
でに受けていたデータを保持して出力する。出力回路手
段は、出力制御信号が一方論理レベルの間、データ伸長
手段から出力されたデータを遮断してデータの２種の論
理レベル間の中間レベルを出力端子に与え、出力制御信
号が当該他方論理レベルの間、データ伸長手段から出力
されたデータを受けて出力端子を介して外部へ出力す
る。
【００４０】
【作用】この発明に従った半導体記憶装置によれば、メ
モリセルに記憶されたデータがデータ読出手段によって
逐次的に読出される。この読出されたデータはデータ伸
長手段によって取込まれて出力され、かつ次に他のデー
タが取込まれるまでそのデータが保持されて出力され
る。このデータ伸長手段から出力されたデータは出力回
路手段によって出力端子を介して外部に出力される。そ
して、次に他のデータが出力される直前で出力端子が高
インピーダンス状態にされる。
【００４１】これにより、データは常に高インピーダン
ス状態を経て出力されるので、データの最初にリンギン
グが生じることはない。しかも、各データはその次の他
のデータが出力される直前付近まで連続的に出力される
ので、データの読出速度が早められても、有効なデータ
を容易に得ることができる。
【００４２】また、この発明に従った半導体記憶装置に
よれば、所定の読出制御信号に応答して各メモリセルに
記憶されたデータがデータ読出手段によって読出され
る。また、読出制御信号に応答して制御手段によって伸
長制御信号および出力制御信号が生成される。伸長制御
信号は、データ読出手段によってデータが読出されてい
るうちの所定期間だけ一方論理レベルになる。出力制御
信号は、伸長制御信号が一方論理レベルになる直前およ
び／または直後に所定期間だけ一方論理レベルになる。
【００４３】この伸長制御信号が一方論理レベルの間、
データ伸長手段はデータ読出手段によって読出されたデ
ータを受けて出力する。また、伸長制御信号が当該他方
論理レベルの間、データ伸長手段は伸長制御信号が当該
他方論理レベルになるまでに受けていたデータを保持し
て出力する。
【００４４】そして、出力制御信号が当該他方論理レベ
ルの間、出力回路手段がデータ伸長手段から出力された
データを受けて出力端子を介して外部へ出力し、出力制
御信号が一方論理レベルの間、出力回路手段がそのデー
タを遮断して出力端子を高インピーダンス状態にする。
【００４５】これにより、データは常に高インピーダン
ス状態を経て出力されるので、データの最初にリンギン
グが生じることはない。しかも、各データはその次の他
のデータが出力される直前付近まで連続的に出力される
ので、データの読出速度が早められても、有効なデータ
を容易に得ることができる。
【００４６】また、この発明に従った半導体記憶装置に
よれば、各メモリセルに記憶されたデータはデータ読出
手段によって逐次的に読出され、そのデータはデータ伸
長手段によって取込まれて出力され、かつ次に他のデー
タが取込まれるまでそのデータが保持されて出力され
る。
【００４７】そして、データ伸長手段から出力されたデ
ータは出力回路手段によって出力端子を介して外部へ出
力され、かつ次に他のデータが出力される直前で２種の
論理レベル間の中間レベルが出力端子に与えられる。
【００４８】これにより、データは常に中間レベルを経
て出力され始めるため、データの最初にリンギングが生
じることはない。しかも、各データはその次の他のデー
タが出力される直前付近まで連続的に出力されるので、
データの読出速度が早められても、有効なデータを容易
に得ることができる。
【００４９】また、この発明に従った半導体記憶装置に
よれば、まず所定の制御信号に応答してデータ読出手段
によって各メモリセルに記憶されたデータが逐次的に読
出される。また、この読出制御信号に応答して制御手段
が伸長制御信号および出力制御信号を生成する。伸長制
御信号は、データ読出手段によってデータが読出されて
いるうちの所定期間だけ一方論理レベルになる。出力制
御信号は、伸長制御信号が一方論理レベルになる直前お
よび／または直後に所定期間だけ一方論理レベルにな
る。
【００５０】この伸長制御信号が一方論理レベルの間、
データ伸長手段はデータ読出手段によって読出されたデ
ータを受けて出力し、伸長制御信号が当該他方論理レベ
ルの間、伸長制御信号が当該他方論理レベルになるまで
に受けていたデータを保持して出力する。
【００５１】そして、出力制御信号が当該他方論理レベ
ルの間、出力回路手段がデータ伸長手段から出力された
データを受けて出力端子を介して外部へ出力し、ついで
出力制御信号が一方論理レベルの間、出力回路手段はデ
ータ伸長手段から出力されたデータを遮断して出力端子
に中間レベルを与える。
【００５２】これにより、データは常に中間レベルを経
て出力され始めるため、データの最初にリンギングが生
じることはない。しかも、各データはその次の他のデー
タが出力される直前付近まで連続的に出力されるので、
データの読出速度が早められても、有効なデータを容易
に得ることができる。
【００５３】
【実施例】次に、この発明の実施例について図面を参照
して詳しく説明する。
【００５４】〔実施例１〕図２は、この発明の実施例１
によるＤＲＡＭの全体構成を示すブロック図である。ま
た、図１は、図２に示したＤＲＡＭにおけるデータ伸長
回路、出力バッファ回路および制御回路の構成を詳細に
示すブロック図である。
【００５５】図２を参照して、この発明の実施例１によ
るＤＲＡＭ１０は、マトリクス状に配設された複数のメ
モリセルを有するメモリセルアレイ１１と、外部アドレ
ス信号ｅｘｔ．Ａ０〜Ａｎを受けるアドレス端子１２
と、外部アドレス信号ｅｘｔ．Ａ０〜Ａｎに応答して内
部アドレス信号を生成するアドレスバッファ１３と、内
部アドレス信号に応答してメモリセルアレイ１１のいず
れか１行を選択する行デコーダ１４と、内部アドレス信
号に応答してメモリセルアレイ１１のいずれか１列を選
択する列デコーダ１５と、行デコーダ１４および列デコ
ーダ１５によって選択されたメモリセルからデータを読
出したり、選択されたメモリセルへデータを書込んだり
する入出力回路１６とを備える。
【００５６】このＤＲＡＭはさらに、外部行アドレスス
トローブ信号ｅｘｔ．／ＲＡＳ、外部列アドレスストロ
ーブ信号ｅｘｔ．／ＣＡＳ、外部出力イネーブル信号ｅ
ｘｔ．／ＯＥおよび外部書込イネーブル信号ｅｘｔ．／
ＷＥを受ける制御端子１７と、これらの制御信号ｅｘ
ｔ．／ＲＡＳ，ｅｘｔ．／ＣＡＳ，ｅｘｔ．／ＯＥ，ｅ
ｘｔ．／ＷＥに応答して内部行アドレスストローブ信号
ｉｎｔ．／ＲＡＳ、内部列アドレスストローブ信号ｉｎ
ｔ．／ＣＡＳ、内部出力イネーブル信号ｉｎｔ．／ＯＥ
および内部書込イネーブル信号ｉｎｔ．／ＷＥを生成す
るタイミング発生器１８と、入出力回路１６から出力さ
れたデータを増幅するプリアンプ回路１９とを備える。
【００５７】このＤＲＡＭはさらに、内部制御信号ｉｎ
ｔ．／ＲＡＳ，ｉｎｔ．／ＣＡＳ，ｉｎｔ．／ＯＥ，ｉ
ｎｔ．／ＷＥに応答して出力制御信号φＡａおよび伸長
制御信号φＢを生成する制御回路２０と、この伸長制御
信号φＢに応答して、プリアンプ回路１９から出力され
たデータＲＤＦを伸長してデータＲＤとして出力するデ
ータ伸長回路１と、この出力制御信号φＡａに応答して
活性化され、活性化されるとデータ伸長回路１から出力
されたデータＲＤを受けて出力端子６を介して出力デー
タＤｏｕｔとして出力する出力バッファ回路２とを備え
る。
【００５８】図１を参照して、データ伸長回路１は４つ
のインバータＩ４ないしＩ７を備える。ここで、インバ
ータＩ４およびＩ５はラッチ回路を構成する。Ｌレベル
の伸長制御信号φＢが与えられると、インバータＩ５が
活性化され、インバータＩ４およびＩ５はそれまで与え
られていたデータＲＤＦをラッチする。これと同時に、
インバータＩ６は非活性化され、データＲＤＦのラッチ
回路への入力が妨げられる。
【００５９】一方、Ｈレベルの伸長制御信号φＢが与え
られると、インバータＩ５が非活性化され、このラッチ
回路はリセットされる。これと同時に、インバータＩ６
が活性化され、データ伸長回路１に与えられたデータＲ
ＤＦはインバータＩ６およびＩ４を介してデータＲＤと
して出力される。
【００６０】出力バッファ回路２は、電源ノードおよび
グランドノード間に直列に接続された２つのＮチャネル
ＭＯＳトランジスタＱ１およびＱ２と、このＮチャネル
ＭＯＳトランジスタＱ１のゲート電極に直列に接続され
たＮＡＮＤゲートＧ１およびインバータＩ１と、Ｎチャ
ネルＭＯＳトランジスタＱ２のゲート電極に直列に接続
されたインバータＩ２、ＮＡＮＤゲートＧ２およびイン
バータＩ３とを備える。トランジスタＱ１のソース電極
とトランジスタＱ２のドレイン電極とは共通に接続さ
れ、かつ出力端子６に接続されている。また、ＮＡＮＤ
ゲートＧ１およびＧ２の一方の入力端子にはそれぞれ出
力制御信号φＡａが入力されている。
【００６１】Ｈレベルの出力制御信号φＡａが与えられ
ると、この出力バッファ回路２は活性化され、ＮＡＮＤ
ゲートＧ１およびＧ２は導通状態となる。出力バッファ
回路２へ与えられたデータＲＤはその論理レベルのまま
トランジスタＱ１のゲート電極へ与えられる。これと同
時に、そのデータＲＤはインバータＩ２によって反転さ
れ、その反転されたデータ／ＲＤはトランジスタＱ２の
ゲート電極へ与えられる。したがって、出力端子６から
は出力バッファ回路２へ与えられたデータＲＤと同じ論
理レベルの出力データＤｏｕｔが出力される。
【００６２】一方、Ｌレベルの出力制御信号φＡａが与
えられると、この出力バッファ回路２は非活性化され、
ＮＡＮＤゲートＧ１およびＧ２は非導通状態となる。こ
れにより、トランジスタＱ１およびＱ２の両ゲート電極
にはＬレベルが与えられ、これらトランジスタＱ１およ
びＱ２はともに非導通状態となる。したがって、出力端
子６はフローティング状態となって高インピーダンス状
態となる。
【００６３】制御回路２０は、伸長制御回路４と、出力
制御回路５と、６つのインバータＩ８ないしＩ１３と、
ＮＡＮＤゲートＧ３およびＧ４とを備える。
【００６４】伸長制御回路４は、内部制御信号ｉｎｔ．
／ＲＡＳ，ｉｎｔ．／ＣＡＳ，ｉｎｔ．／ＯＥ，ｉｎ
ｔ．／ＷＥに応答して伸長制御信号φＢを生成する。出
力制御回路５は、内部制御信号ｉｎｔ．／ＲＡＳ，ｉｎ
ｔ．／ＣＡＳ，ｉｎｔ．／ＯＥ，ｉｎｔ．／ＷＥに応答
して出力制御信号φＡを生成する。インバータＩ８ない
しＩ１２およびＮＡＮＤゲートＧ３は、伸長制御信号φ
Ｂの立上がりに応答して１つの短いパルスを生成するワ
ンショット回路を構成する。
【００６５】次に、このＤＲＡＭの動作について説明す
る。図３は、このＤＲＡＭがページモード動作をする場
合のタイミングチャートを示す。
【００６６】図３を参照して、内部行アドレスストロー
ブ信号ｉｎｔ．／ＲＡＳの立下がりに応答して行アドレ
スがストローブされ、ついで内部列アドレスストローブ
信号ｉｎｔ．／ＣＡＳの立下がりに応答して列アドレス
がストローブされる。
【００６７】これらストローブされた行および列アドレ
スに従ってメモリセルアレイ１１の中から１つのメモリ
セルが選択され、その選択されたメモリセルからデータ
が入出力回路１６を介して読出される。この読出された
データはプリアンプ回路１９によって増幅され、データ
ＲＤＦとしてデータ伸長回路１へ与えられる。
【００６８】一方、内部行アドレスストローブ信号ｉｎ
ｔ．／ＲＡＳが立下がり、ついで内部列アドレスストロ
ーブ信号ｉｎｔ．／ＣＡＳも立下がると、出力制御回路
５によって生成される出力制御信号φＡはＬレベルから
Ｈレベルへ立上がる。なお、この出力制御信号φＡは、
内部行アドレスストローブ信号ｉｎｔ．／ＲＡＳおよび
内部列アドレスストローブ信号ｉｎｔ．／ＣＡＳがとも
にＨレベルに戻るまでＨレベルに維持される。
【００６９】またこのとき、伸長制御回路４によって生
成される伸長制御信号φＢは、内部列アドレスストロー
ブ信号ｉｎｔ．／ＣＡＳの立下がりに応答して立上が
り、かつ立上がりに応答して立下がる。
【００７０】また、インバータＩ８ないしＩ１２および
ＮＡＮＤゲートＧ３により構成されるワンショット回路
が伸長制御信号φＢの立上がりに応答して所定幅のパル
スを生成する。したがって、ノードＮＯ３の電圧レベル
は伸長制御信号φＢの立上がりに応答してＨレベルから
Ｌレベルへ立下がり、ついで所定時間経過後にＬレベル
からＨレベルへ立上がる。このワンショットパルスの幅
はインバータＩ８ないしＩ１２の遅延時間によって決定
される。
【００７１】これら出力制御信号φＡおよびノードＮＯ
３の電圧レベルはＮＡＮＤゲートＧ４に与えられ、これ
らの論理積である出力制御信号φＡａがインバータＩ１
３から出力される。したがって、この出力制御信号φＡ
ａは、内部列アドレスストローブ信号ｉｎｔ．／ＣＡＳ
がＨレベルからＬレベルへ立下がったとき、Ｌレベルか
らＨレベルへ立上がる。ついで再び内部列アドレススト
ローブ信号ｉｎｔ．／ＣＡＳが立下がると、所定時間だ
けＬレベルとなる。
【００７２】伸長制御信号φＢがＨレベルになると、プ
リアンプ１９から出力されたデータＲＤＦはインバータ
Ｉ６およびＩ４を介してデータＲＤとして出力される。
ついで、出力制御信号φＡａがＨレベルになると、デー
タ伸長回路１から出力されたデータＲＤはＮＡＮＤゲー
トＧ１およびインバータＩ１を介してトランジスタＱ１
のゲート電極へ与えられる。これと同時に、データ信号
ＲＤはインバータＩ２によって反転され、その反転され
たデータ／ＲＤはＮＡＮＤゲートＧ２およびインバータ
Ｉ３を介してトランジスタＱ２のゲート電極へ与えられ
る。
【００７３】したがって、データＲＤがＨレベルの場
合、トランジスタＱ１のゲートノードＮＯ１はＨレベル
となり、トランジスタＱ２のゲートノードＮＯ２はＬレ
ベルとなる。これにより、トランジスタＱ１は導通状態
となり、トランジスタＱ２は非導通状態となるので、出
力端子６からはＨレベルのデータＤ１が出力される。
【００７４】ついで伸長制御信号φＢがＬレベルになる
と、プリアンプ回路１９からのデータＲＤＦは遮断さ
れ、それまでこのデータ伸長回路１を通過していたデー
タがインバータＩ４およびＩ５により構成されるラッチ
回路によって保持される。そのデータは伸長制御信号φ
ＢがＬレベルの間保持され続ける。
【００７５】ついで伸長制御信号φＢが立上がると、そ
れまでラッチされていたデータＤ１はリセットされ、そ
の次のデータＤ２がデータ伸長回路１から出力され始め
る。
【００７６】この伸長制御信号φＢの立上がりに応答し
て出力制御信号φＡａが所定時間だけＬレベルになるた
め、この出力バッファ回路２はその所定時間だけ非活性
化される。これにより、トランジスタＱ１およびＱ２の
ゲートノードＮＯ１およびＮＯ２はともにＬレベルとな
る。これにより、トランジスタＱ１およびＱ２はともに
非導通状態となり、出力端子６は高インピーダンス状態
となる。
【００７７】ついで出力制御信号φＡａがＨレベルに戻
ると、出力バッファ回路２は再び活性化され、次のデー
タＤ２が出力端子６を介して出力される。
【００７８】たとえば、このときのデータＤ２がＬレベ
ルの場合、ノードＮＯ１はＬレベルとなり、ノードＮＯ
２はＨレベルとなる。これにより、トランジスタＱ１は
非導通状態となり、トランジスタＱ２は導通状態となる
ので、ＬレベルのデータＤ２が出力される。
【００７９】このようにＨレベルのデータＤ１に続いて
ＬレベルのデータＤ２が出力される場合でも、出力端子
６はＨレベルから高インピーダンス状態Ｈｉ−Ｚを経て
Ｌレベルとなるため、従来のように固定されたＨレベル
から一気にＬレベルとなる場合に比べて、リンギングが
生じにくい。
【００８０】以上詳述したように、この実施例１におい
ては、出力データＤｏｕｔが高インピーダンス状態Ｈｉ
−Ｚを経て変化するため、出力データＤｏｕｔの最初に
リンギングが生じることはない。そのため、出力データ
Ｄｏｕｔの最初から有効データとして扱うことができる
ので、読出速度を早めてもＥＤＯ動作とすれば有効なデ
ータを容易に得ることができる。
【００８１】しかも、トランジスタＱ１およびＱ２がと
もに導通状態になった後、いずれか一方が非導通状態と
なり、他方が導通状態となるため、貫通電流が流れるこ
とはなく、消費電流が低減される。
【００８２】この実施例１において、行デコーダ１４、
列デコーダ１５および入出力回路１６などは、所定の読
出制御信号ｉｎｔ．／ＲＡＳ，ｉｎｔ．／ＣＡＳに応答
して各メモリセルに記憶されたデータを逐次的に読出す
データ読出手段を構成する。制御回路２０は、読出制御
信号に応答してデータが読出されているうちの所定期間
だけＨレベルになる伸長制御信号φＢを生成する手段
と、読出制御信号に応答して伸長制御信号φＢがＨレベ
ルになる直後に所定期間だけＬレベルになる出力制御信
号φＡａを生成する手段とを含む制御手段を構成する。
【００８３】データ伸長回路１は、伸長制御信号φＢが
Ｈレベルの間、読出されたデータＲＤＦを受けて出力
し、伸長制御信号φＢがＨレベルの間、伸長制御信号φ
ＢがＬレベルになるまでに受けていたデータＲＤＦを保
持して出力するデータ伸長手段を構成する。
【００８４】出力バッファ回路２は、出力制御信号φＡ
ａがＬレベルの間、データ伸長回路１から出力されたデ
ータＲＤを遮断して出力端子６を高インピーダンス状態
Ｈｉ−Ｚにし、出力制御信号φＡａがＨレベルの間、デ
ータ伸長回路１から出力されたデータＲＤを受けて出力
端子６を介して外部へ出力する出力回路手段を構成す
る。
【００８５】なお、この実施例１において、出力バッフ
ァ回路２の終段はＮ−Ｎバッファにより構成されている
が、いわゆるＣＭＯＳバッファにより構成されていても
よい。すなわち、ＮチャネルＭＯＳトランジスタＱ１に
代えて、ＰチャネルＭＯＳトランジスタを用いるととも
に、インバータＩ１を取除いてＮＡＮＤゲートＧ１の出
力をそのＰチャネルＭＯＳトランジスタのゲート電極に
直接与えるようにしてもよい。
【００８６】また、この実施例１においては、伸長制御
信号φＢがＨレベルになった直後に出力制御信号φＡａ
がＬレベルになるが、伸長制御信号φＢがＨレベルにな
る直前に出力制御信号φＡａがＬレベルになるようにし
てもよい。また、伸長制御信号φＢがＨレベルになる直
前および直後に出力制御信号φＡａがＬレベルになるよ
うにしてもよい。
【００８７】〔実施例２〕図４は、この発明の実施例２
によるＤＲＡＭの全体構成を示すブロック図である。
【００８８】この実施例２は、入出力回路１６およびプ
リアンプ回路１９からデータが相補的に出力される場合
に、この発明を適用したものである。したがって、この
ＤＲＡＭは、上記実施例１と異なり、２つのデータ伸長
回路１Ａおよび１Ｂを備える。データ伸長回路１Ａは伸
長制御信号φＢに応答して、データＲＤＦを所定の時期
まで伸長してデータＲＤとして出力する。データ伸長回
路１Ｂは伸長制御信号φＢに応答して、データＲＤＦの
相補的なデータ／ＲＤＦを所定の時期まで伸長してデー
タ／ＲＤとして出力する。
【００８９】また、出力バッファ回路２２は、上記実施
例１における出力バッファ回路２と異なり、インバータ
Ｉ２を備えていない。すなわち、データ伸長回路１Ｂか
らのデータ／ＲＤは直接ＮＡＮＤゲートＧ２へ与えられ
る。
【００９０】このように、相補的なデータＲＤＦおよび
／ＲＤＦがプリアンプ回路１９から出力される場合にお
いてもこの発明を適用することは可能である。
【００９１】〔実施例３〕図５は、この発明の実施例３
によるＤＲＡＭにおけるデータ伸長回路、出力バッファ
回路および制御回路の構成を示すブロック図である。
【００９２】図５を参照して、このＤＲＡＭは、データ
伸長回路１と、出力バッファ回路２３と、制御回路２４
とを備える。このＤＲＡＭはさらに、上記実施例１と同
様に、図示しないメモリセルアレイ、行デコーダ、列デ
コーダなどを備える。
【００９３】データ伸長回路１は、上記実施例１におけ
るデータ伸長回路１と同一である。また、出力バッファ
回路２３は、上記実施例１における出力バッファ回路２
と同様に、２つのＮチャネルＭＯＳトランジスタＱ１お
よびＱ２と、３つのインバータＩ１ないしＩ３とを備え
る。この出力バッファ回路２３はさらに、上記実施例１
における出力バッファ回路２と異なり、ＡＮＤゲートＧ
５およびＧ７と、ＮＯＲゲートＧ６およびＧ８とを備え
る。
【００９４】データ伸長回路１から出力されたデータＲ
ＤはＡＮＤゲートＧ５の一方の入力端子に入力されると
ともに、インバータＩ２によって反転され、その反転さ
れたデータ／ＲＤがＡＮＤゲートＧ７の一方の入力端子
に入力される。
【００９５】これらＡＤＮゲートＧ５およびＧ７の出力
信号はＮＯＲゲートＧ６およびＧ８の一方の入力端子に
入力され、さらにこれらＮＯＲゲートＧ６およびＧ８の
出力信号はインバータＩ１およびＩ３を介してトランジ
スタＱ１およびＱ２のゲート電極にそれぞれ与えられ
る。
【００９６】制御回路２４は、上記実施例１における制
御回路２０と同様に、伸長制御回路４と、出力制御回路
５と、６つのインバータＩ８ないしＩ１３とを備える。
この制御回路２４はさらに、上記実施例１における制御
回路２０と異なり、３入力ＮＡＮＤゲートＧ９と、３つ
のＮＡＮＤゲートＧ１０ないしＧ１２と、ディレイ回路
２５とを備える。
【００９７】ＮＡＮＤ回路Ｇ１０は、内部行アドレスス
トローブ信号ｉｎｔ．／ＲＡＳおよび内部列アドレスス
トローブ信号ｉｎｔ．／ＣＡＳを受ける。ディレイ回路
２５は、内部列アドレスストローブ信号ｉｎｔ．／ＣＡ
Ｓに応答して遅延された列アドレスストローブ信号／Ｃ
ＡＳＤを生成する。
【００９８】ここで、ＮＡＮＤゲートＧ１１およびＧ１
２はラッチ回路を構成する。このラッチ回路は、遅延さ
れた列アドレスストローブ信号／ＣＡＳでの立下がりに
応答してＮＡＮＤゲートＧ１０からの出力信号をラッチ
する。３入力ＮＡＮＤゲートＧ９は、伸長制御回路４か
らの伸長制御信号φＢと、この伸長制御信号φＢが５つ
のインバータＩ８ないしＩ１２によって遅延された信号
と、ＮＡＮＤゲートＧ１１およびＧ１２から構成される
ラッチ回路の出力信号とを受ける。３入力ＮＡＮＤゲー
トＧ９の出力信号はインバータＩ１３によって反転さ
れ、出力制御信号φＣとして出力される。
【００９９】なお、伸長制御回路４は上記第１実施例に
おける伸長制御回路と同一で、内部制御信号に応答して
伸長制御信号φＢを生成する。出力制御回路５も上記実
施例１における出力制御回路と同一で、内部制御信号に
応答して出力制御信号φＡを生成する。
【０１００】この出力制御信号φＡは、出力バッファ回
路２３におけるＡＮＤゲートＧ５およびＧ７の他方の入
力端子にそれぞれ入力される。出力制御信号φＣは、Ｎ
ＯＲゲートＧ６およびＧ８の他方の入力端子にそれぞれ
入力される。
【０１０１】次に、このＤＲＡＭの動作について説明す
る。図６は、このＤＲＡＭがページモード動作をした場
合のタイミングチャートを示す。
【０１０２】上記実施例１と同様に、伸長制御信号φＡ
は、内部行アドレスストローブ信号ｉｎｔ．／ＲＡＳが
立下がり、ついで内部列アドレスストローブ信号ｉｎ
ｔ．／ＣＡＳが立下がると、Ｈレベルになる。伸長制御
信号φＢも上記実施例１と同様に、内部列アドレススト
ローブ信号ｉｎｔ．／ＣＡＳが立下がると立上がり、立
上がると立下がる。
【０１０３】伸長制御信号φＢがＨレベルになると、プ
リアンプ回路から出力されたデータＲＤＦはデータ伸長
回路１を通過してデータＲＤとして出力される。
【０１０４】一方、ＮＡＮＤゲートＧ１１およびＧ１２
から構成されるラッチ回路は、遅延された列アドレスス
トローブ信号／ＣＡＳＤの立下がりに応答してＮＡＮＤ
ゲートＧ１０の出力信号をラッチするため、その出力ノ
ードＮＯ４は内部列アドレスストローブ信号ｉｎｔ．／
ＣＡＳの立下がりから所定時間経過後にＨレベルとな
る。
【０１０５】また上記実施例１と同様に、伸長制御信号
φＢの立上がりに応答してワンショットパルスφＣが生
成され、インバータＩ１３を介して出力制御信号φＣと
して制御回路２４から出力される。
【０１０６】出力制御信号φＡがＨレベルになると、出
力バッファ回路２３は活性化され、データ伸長回路１か
らのデータＲＤがＨレベルである場合、トランジスタＱ
１のゲートノードＮＯ１はＨレベルとなり、トランジス
タＱ２のゲートノードＮＯ２はＬレベルとなる。
【０１０７】ついで伸長制御信号φＢが再びＨレベルと
なると、次のデータＲＤが出力バッファ回路２３に与え
られるが、この伸長制御信号φＢの立上がりに応答して
出力制御信号φＣが所定時間だけＨレベルとなるため、
トランジスタＱ１およびＱ２のゲートノードＮＯ１およ
びＮＯ２はともに強制的にＨレベルとなる。これによ
り、トランジスタＱ１およびＱ２がともに一瞬だけ導通
状態となり、出力端子６は電源レベルＶｃｃおよびグラ
ンドレベル間の中間レベルにプリチャージされる。
【０１０８】ついで出力制御信号φＣがＬレベルに戻る
と、このとき出力バッファ回路２３に与えられていたデ
ータＲＤが出力データＤｏｕｔとして出力端子６から出
力される。たとえば、このときのデータＲＤがＬレベル
の場合、ノードＮＯ１は出力制御信号φＣの立下がりに
応答してＬレベルとなり、ノードＮＯ２はＨレベルとな
る。
【０１０９】このように、出力データＤｏｕｔはＨレベ
ルから中間レベルを介してＬレベルへ、あるいはＬレベ
ルから中間レベルを介してＨレベルへ変化するため、Ｈ
レベルからＬレベルへ、あるいはＬレベルからＨレベル
へ一気に変化する場合に比べて、リンギングが生じにく
くなる。
【０１１０】しかも、この実施例３においては、３入力
ＮＡＮＤゲートＧ９の１つの入力ノードＮＯ４が内部列
アドレスストローブ信号ｉｎｔ．／ＣＡＳが立下がって
から一定時間経過後にＨレベルとなるため、内部列アド
レスストローブ信号ｉｎｔ．／ＣＡＳの立下がりに応答
して生成されるワンショットパルスは、内部列アドレス
ストローブ信号ｉｎｔ．／ＣＡＳの最初の立下がりにお
いては出力制御信号φＣとして出力されない。
【０１１１】そのため、内部行アドレスストローブ信号
ｉｎｔ．／ＲＡＳが立下がった後であって最初のデータ
Ｄ１が出力される直前においては出力データＤｏｕｔは
中間レベルにならない。しかし、最初のデータＤ１が出
力される直前においては出力端子６は高インピーダンス
状態Ｈｉ−Ｚであるため、リンギングが生じることはな
い。
【０１１２】また、最初のデータＤ１が出力される直前
はトランジスタＱ１およびＱ２が同時に導通状態になら
ないため、このときだけ貫通電流は流れない。したがっ
て、すべてのデータが出力される直前に中間レベルにさ
れる場合と比べて、消費電力が低減される。
【０１１３】〔実施例４〕図７は、この実施例４による
ＤＲＡＭにおける出力バッファ回路の構成を示す回路図
である。
【０１１４】図７を参照して、このＤＲＡＭにおける出
力バッファ回路２６は、上記実施例１における出力バッ
ファ回路と、上記実施例３における出力バッファ回路と
を備える。
【０１１５】すなわち、この出力バッファ回路２６は、
２つのＮチャネルＭＯＳトランジスタＱ１ａおよびＱ２
ａと、２つのＮＡＮＤゲートＧ１およびＧ２と、３つの
インバータＩ１ａ，Ｉ２ａおよびＩ２とを備える。これ
らは、上記実施例１における出力バッファ回路２を構成
する。
【０１１６】この出力バッファ回路２６はさらに、２つ
のＮチャネルＭＯＳトランジスタＱ１ｂおよびＱ２ｂ
と、２つのＮＡＮＤゲートＧ５およびＧ７と、２つのＮ
ＯＲゲートＧ６およびＧ８と、２つのインバータＩ１ｂ
およびＩ２ｂとを備える。これらは、インバータＩ２と
ともに、上記実施例３における出力バッファ回路２３を
構成する。
【０１１７】また、トランジスタＱ１ｂおよびＱ２ｂの
サイズは、トランジスタＱ１ａおよびトランジスタＱ２
ａのサイズよりも小さくされている。
【０１１８】この出力バッファ回路２６によれば、出力
データＤｏｕｔが出力端子６から出力される直前に、ト
ランジスタＱ１ａおよびＱ２ａがともに非導通状態にさ
れると同時に、トランジスタＱ１ｂおよびＱ２ｂが同時
に導通状態にされる。これにより、出力端子６は高イン
ピーダンス状態になると同時に中間レベルにプリチャー
ジされる。
【０１１９】このように、出力データＤｏｕｔがＨレベ
ルからＬレベルへ変化するとき、およびＬレベルからＨ
レベルへ変化するとき、一旦中間レベルにされるので、
出力データＤｏｕｔの最初にリンギングが生じることは
ない。
【０１２０】また、出力端子６を中間レベルにするため
のトランジスタＱ１ｂおよびＱ２ｂのサイズが小さいた
め、これらが同時に導通状態になったときに流れる貫通
電流は小さい。しかも、出力端子６は高インピーダンス
状態にされているため、十分に中間レベルまでプリチャ
ージされ得る。
【０１２１】〔実施例５〕図８は、この発明の実施例５
によるＤＲＡＭにおける出力バッファ回路の構成を示す
回路図である。
【０１２２】図８を参照して、このＤＲＡＭにおける出
力バッファ回路２７は、上記実施例１と同様に、２つの
ＮチャネルＭＯＳトランジスタＱ１およびＱ２と、２つ
のＮＡＮＤゲートＧ１およびＧ２と、インバータＩ２と
を備える。また、この出力バッファ回路２７はさらに、
上記実施例１と異なり、４つのＮＡＮＤゲートＧ１３な
いしＧ１６と、インバータＩ１４とを備える。
【０１２３】ＮＡＮＤゲートＧ１３およびＧ１５の一方
の入力端子には、それぞれ上記実施例３における制御回
路２４によって生成される出力制御信号φＣが入力され
る。これらＮＡＮＤゲートＧ１３の他方の入力端子に
は、出力データＤｏｕｔがインバータＩ１４を介してフ
ィードバックされる。ＮＡＮＤゲートＧ１５の他方の入
力端子には出力データＤｏｕｔが直接フィードバックさ
れる。
【０１２４】ＮＡＮＤゲートＧ１およびＧ１３の出力信
号はともにＮＡＮＤゲートＧ１４に入力され、その出力
信号はトランジスタＱ１のゲート電極に与えられる。Ｎ
ＡＮＤゲートＧ２およびＧ１５の出力信号はともにＮＡ
ＮＤゲートＧ１６に入力され、その出力信号はトランジ
スタＱ２のゲート電極に与えられる。
【０１２５】次に、このＤＲＡＭの動作について説明す
る。図９は、このＤＲＡＭがページモード動作をした場
合のタイミングチャートを示す。
【０１２６】内部列アドレスストローブ信号ｉｎｔ．／
ＣＡＳの立下がりに応答して、たとえばＨレベルのデー
タＲＤが与えられたとすると、トランジスタＱ１のゲー
トノードＮＯ１はＨレベルとなり、トランジスタＱ２の
ゲートノードＮＯ２はＬレベルとなる。これにより、ト
ランジスタＱ１は導通状態となり、トランジスタＱ２は
非導通状態となるので、ＨレベルのデータＤ１が出力デ
ータＤｏｕｔとして出力端子６から出力される。
【０１２７】ついで次のデータＤ２が出力される直前
に、出力制御信号φＣが瞬間的にＨレベルになると、Ｎ
ＡＮＤゲートＧ１３およびＧ１５が導通状態となり、前
のデータＤ１に従ってトランジスタＱ１のゲートノード
ＮＯ１にはＬレベルが与えられ、トランジスタＱ２のゲ
ートノードＮＯ２にはＨレベルが与えられる。これによ
り、トランジスタＱ１は非導通状態になろうとし、トラ
ンジスタＱ２は導通状態になろうとするので、出力デー
タＤｏｕｔはＨレベルからＬレベルへ向かって低下す
る。
【０１２８】ついで出力制御信号φＣがＬレベルに戻る
と、次のデータＲＤがたとえばＬレベルの場合、ノード
ＮＯ１はＬレベルとなり、ノードＮＯ２はＨレベルとな
る。これにより、トランジスタＱ１は非導通状態とな
り、トランジスタＱ２は導通状態となるので、出力デー
タＤｏｕｔはＬレベルとなる。
【０１２９】逆に、与えられたデータＲＤがＬレベルか
らＨレベルへ変化する場合は、その次のデータが出力さ
れる直前に出力データＤｏｕｔはＬレベルからＨレベル
へ向かって上昇する。
【０１３０】この実施例５においては、次のデータＤｏ
ｕｔが出力される直前に出力データＤｏｕｔが一旦中間
レベル的な状態にされるため、一気にＬレベルからＨレ
ベルへ、あるいはＨレベルからＬレベルへ変化する場合
と比べて、出力データＤｏｕｔの最初にリンギングが生
じることはない。
【０１３１】〔実施例６〕図１０は、この発明の実施例
６によるＤＲＡＭにおけるデータ伸長回路、出力バッフ
ァ回路および制御回路の構成を示すブロック図である。
【０１３２】図１０を参照して、ＤＲＡＭは、図示しな
いメモリセルアレイなどの他に、データ伸長回路１と、
出力バッファ回路２と、制御回路２８とを備える。
【０１３３】この実施例６が上記実施例１と異なるとこ
ろは制御回路２８である。この制御回路２８は、伸長制
御回路４と、インピーダンス制御回路２９と、ディレイ
回路２５と、２つのインバータＩ１５およびＩ１６と、
３つのＮＡＮＤゲートＧ１７ないしＧ１９とを備える。
ここで、ＮＡＮＤゲートＧ１８およびＧ１９はラッチ回
路を構成する。
【０１３４】伸長制御回路４は上記実施例１におけるも
のと同一で、伸長制御信号φＢを生成する。伸長制御信
号φＢはインバータＩ１５を介してラッチ回路を構成す
るＮＡＮＤゲートＧ１８の一方の入力端子に入力され
る。したがって、このラッチ回路は伸長制御信号φＢの
立上がりに応答してセットされる。
【０１３５】インピーダンス制御回路２９は、内部行ア
ドレスストローブ信号ｉｎｔ．／ＲＡＳが立下がると立
上がり、内部行アドレスストローブ信号ｉｎｔ．／ＲＡ
Ｓが立上がりかつ内部列アドレスストローブ信号ｉｎ
ｔ．／ＣＡＳが立上がると立下がるインピーダンス制御
信号φＤを生成する。このインピーダンス制御信号φＤ
に応答して、ＮＡＮＤゲートＧ１８およびＧ１９から構
成されるラッチ回路が活性化される。
【０１３６】ＮＡＮＤゲートＧ１７の一方の入力端子に
は内部列アドレスストローブ信号ｉｎｔ．／ＣＡＳが直
接入力され、他方の入力端子にはディレイ回路２５によ
り遅延された内部列アドレスストローブ信号が入力され
る。このＮＡＮＤゲートＧ１７の出力信号はインバータ
Ｉ１６を介して、ラッチ回路を構成するＮＡＮＤゲート
Ｇ１９の一方の入力端子に入力される。したがって、こ
のラッチ回路は内部列アドレスストローブ信号ｉｎｔ．
／ＣＡＳの立下がりに応答してリセットされる。このラ
ッチ回路の出力信号は、制御回路２８からの出力制御信
号φＥとして出力バッファ回路２へ与えられる。
【０１３７】次に、このＤＲＡＭの動作について説明す
る。図１１は、このＤＲＡＭがページモード動作をした
場合のタイミングチャートを示す。
【０１３８】図１１を参照して、まず内部行アドレスス
トローブ信号ｉｎｔ．／ＲＡＳの立下がりに応答してイ
ンピーダンス制御信号φＤが立上がり、ラッチ回路が活
性化される。
【０１３９】ついで内部列アドレスストローブ信号ｉｎ
ｔ．／ＣＡＳの立下がりに応答してラッチ回路がリセッ
トされる。ついで伸長制御信号φＢが立上がると、ラッ
チ回路がセットされ、出力制御信号φＥがＨレベルとな
る。
【０１４０】ついで、内部列アドレスストローブ信号ｉ
ｎｔ．／ＣＡＳの立下がりに応答してラッチ回路がリセ
ットされ、出力制御信号φＥがＬレベルとなる。その直
後に、伸長制御信号φＢが立上がると、ラッチ回路は再
びセットされ、出力制御信号φＥはＨレベルとなる。
【０１４１】この実施例６においては、伸長制御信号φ
Ｂの立上がりに応答して出力制御信号φＥが立上がるた
め、データ伸長回路１に与えられたデータＲＤＦがその
データ伸長回路１を通過して出力バッファ回路２へデー
タＲＤとして与えられると、ただちに出力データＤｏｕ
ｔとして出力端子６から出力される。
【０１４２】また、内部列アドレスストローブ信号ｉｎ
ｔ．／ＣＡＳの立下がりと、伸長制御信号φＢの立上が
りとに応答して、出力端子６が高インピーダンス状態と
なるため、ワンショット回路を用いた上記実施例１と比
べて正確なタイミングで出力端子６が高インピーダンス
状態となる。したがって、上記実施例よりも完全に出力
データの最初に生じるリンギングを低減することができ
る。
【０１４３】なお、この実施例６は次のデータが出力さ
れる直前に出力端子を高インピーダンス状態にするもの
であるが、この実施例６と同様に正確なタイミングで出
力端子を中間レベルにするようにしてもよい。
【０１４４】また同様に、この実施例６のように正確な
タイミングで出力端子を高インピーダンス状態にすると
ともに、中間レベルにするようにしてもよい。
【０１４５】
【発明の効果】この発明に従った半導体記憶装置におい
ては、出力されるデータはその次のデータが出力され始
めるまで伸長されるが、その次のデータが出力される直
前で出力端子が一旦高インピーダンス状態にされるた
め、データの最初にリンギングが生じることはない。そ
のため、高速にデータが読出される場合においても容易
に正確なデータを得ることができる。
【０１４６】また、この発明に従った半導体記憶装置に
おいては、出力されるデータはその次のデータが出力さ
れ始めるまで伸長されるが、その次のデータが出力され
る直前で出力端子に中間レベルが与えられるため、デー
タの最初にリンギングが生じることはない。そのため、
データが高速に読出される場合においても容易に正確な
データを得ることができる。
【図面の簡単な説明】
【図１】この発明の実施例１によるＤＲＡＭの要部構成
を示すブロック図である。
【図２】図１に示したＤＲＡＭの全体構成を示すブロッ
ク図である。
【図３】図１および図２に示したＤＲＡＭの動作を示す
タイミングチャートである。
【図４】この発明の実施例２によるＤＲＡＭの全体構成
を示すブロック図である。
【図５】この発明の実施例３によるＤＲＡＭの要部構成
を示すブロック図である。
【図６】図５に示したＤＲＡＭの動作を示すタイミング
チャートである。
【図７】この発明の実施例４によるＤＲＡＭの要部構成
を示す回路図である。
【図８】この発明の実施例５によるＤＲＡＭの要部構成
を示す回路図である。
【図９】図８に示したＤＲＡＭの動作を示すタイミング
チャートである。
【図１０】この発明の実施例６によるＤＲＡＭの要部構
成を示すブロック図である。
【図１１】図１０に示したＤＲＡＭの動作を示すタイミ
ングチャートである。
【図１２】この発明の背景技術として考えられるＤＲＡ
Ｍの要部構成を示すブロック図である。
【図１３】図１２に示したＤＲＡＭの動作を示すタイミ
ングチャートである。
【符号の説明】
１ データ伸長回路 ２，２２，２３，２６，２７ 出力バッファ回路 ２０，２４，２８ 制御回路 ６ 出力端子 １０，２１ ＤＲＡＭ １１ メモリセルアレイ φＡ，φＡａ，φＣ，φＥ 出力制御信号 φＢ 伸長制御信号

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 出力端子と、 各々が１ビットのデータを記憶する複数のメモリセル
    と、 各前記メモリセルに記憶されたデータを逐次的に読出す
    データ読出手段と、 前記データ読出手段によって読出されたデータを取込ん
    で出力し、かつ次に他のデータを取込むまでそのデータ
    を保持して出力するデータ伸長手段と、 前記データ伸長手段から出力されたデータを前記出力端
    子を介して外部に出力し、かつ次に他のデータを出力す
    る直前で前記出力端子を高インピーダンス状態にする出
    力回路手段とを備える、半導体記憶装置。
  2. 【請求項２】 出力端子と、 各々が１ビットのデータを記憶する複数のメモリセル
    と、 所定の読出制御信号に応答して各前記メモリセルに記憶
    された前記データを逐次的に読出すデータ読出手段と、 前記読出制御信号に応答して、前記データ読出手段によ
    って前記データが読出されているうちの所定期間だけ一
    方論理レベルになる伸長制御信号を生成する手段と、 前記読出制御信号に応答して、前記伸長制御信号が一方
    論理レベルになる直前および／または直後に所定期間だ
    け一方論理レベルになる出力制御信号を生成する手段と
    を含む制御手段と、 （ｉ）前記伸長制御信号が一方論理レベルの間、前記デ
    ータ読出手段によって読出された前記データを受けて出
    力し、（ｉｉ）前記伸長制御信号が当該他方論理レベル
    の間、前記伸長制御信号が当該他方論理レベルになるま
    でに受けていた前記データを保持して出力するデータ伸
    長手段と、 （ｉ）前記出力制御信号が一方論理レベルの間、前記デ
    ータ伸長手段から出力された前記データを遮断して前記
    出力端子を高インピーダンス状態にし、（ｉｉ）前記出
    力制御信号が当該他方論理レベルの間、前記データ伸長
    手段から出力された前記データを受けて前記出力端子を
    介して外部へ出力する出力回路手段とを備える、半導体
    記憶装置。
  3. 【請求項３】 出力端子と、 各々が２種の論理レベルによって１ビットのデータを記
    憶する複数のメモリセルと、 各前記メモリセルに記憶されたデータを逐次的に読出す
    データ読出手段と、 前記データ読出手段によって読出されたデータを取込ん
    で出力し、かつ次に他のデータを取込むまでそのデータ
    を保持して出力するデータ伸長手段と、 前記データ伸長手段から出力されたデータを前記出力端
    子を介して外部に出力し、かつ次に他のデータを出力す
    る直前で前記２種の論理レベル間の中間レベルを前記出
    力端子に与える出力回路手段とを備える、半導体記憶装
    置。
  4. 【請求項４】 出力端子と、 各々が２種の論理レベルによって１ビットのデータを記
    憶する複数のメモリセルと、 所定の読出制御信号に応答して各前記メモリセルに記憶
    されたデータを逐次的に読出すデータ読出手段と、 前記読出制御信号に応答して、前記データ読出手段によ
    って前記データが読出されているうちの所定期間だけ一
    方論理レベルになる伸長制御信号を生成する手段と、 前記読出制御信号に応答して、前記伸長制御信号が一方
    論理レベルになる直前および／または直後に所定期間だ
    け一方論理レベルになる出力制御信号を生成する手段と
    を含む制御手段と、 （ｉ）前記伸長制御信号が一方論理レベルの間、前記デ
    ータ読出手段によって読出された前記データを受けて出
    力し、（ｉｉ）前記伸長制御信号が当該他方論理レベル
    の間、前記伸長制御信号が当該他方論理レベルになるま
    でに受けていた前記データを保持して出力するデータ伸
    長手段と、 （ｉ）前記出力制御信号が一方論理レベルの間、前記デ
    ータ伸長手段から出力された前記データを遮断して前記
    データの前記２種の論理レベル間の中間レベルを前記出
    力端子に与え、（ｉｉ）前記出力制御信号が当該他方論
    理レベルの間、前記データ伸長手段から出力された前記
    データを受けて前記出力端子を介して外部へ出力する出
    力回路手段とを備える、半導体記憶装置。
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