JPWO2019193679A1 - 半導体レーザおよびその製造方法 - Google Patents

Abstract

ｎ型ＩｎＰ基板（１）上に、ｎ型クラッド層（２）、活性層（３）、第一ｐ型クラッド層（４）、第二ｎ型ブロック層（５）の順に積層され、活性層（３）よりも低い位置から突出して形成された活性層リッジ（６）と、活性層リッジ（６）の両側を、活性層（３）より高い位置まで埋め込んだ埋め込み層（７）と、活性層リッジ（６）の両側で、埋め込み層（７）の表面側に積層された第一ｎ型ブロック層（８）と、活性層リッジ（６）の端部および第一ｎ型ブロック層（８）を埋め込んだ第二ｐ型クラッド層（１０）とを備え、活性層リッジ（６）の頂部にある第二ｎ型ブロック層（５）の中央に、ホール電流を通過させる電流狭窄窓（９）を設ける。

Description

本願は、半絶縁性埋め込みブロック層を有する半導体レーザおよびその製造方法に関する。

従来の半導体レーザにおいては、ｎ型ＩｎＰ基板上にｎ型ＩｎＰクラッド層、活性層、第一ｐ型ＩｎＰクラッド層の順に積層されたリッジストライプ構造の側面を、半絶縁性ＩｎＰ層とその上のｎ型ＩｎＰブロック層で埋め込み、さらにリッジストライプ構造、半絶縁性ＩｎＰ層およびその上のｎ型ＩｎＰブロック層埋め込み層を、第二ｐ型ＩｎＰクラッド層で埋め込む構成にしている（例えば、特許文献１参照）。

この半導体レーザに電流を流すと、第二ｐ型ＩｎＰクラッド層からホールが供給され、ｎ型ＩｎＰ基板方向へ向かって流れる。このときホールの一部は第二ｐ型ＩｎＰクラッド層とｎ型ＩｎＰブロック層の界面にあるポテンシャル障壁にてブロックされ、ｎ型ＩｎＰブロック層に沿ってリッジストライプ内に存在する活性層方向に流れる。活性層ではｎ型ＩｎＰクラッド層から供給された電子と第二ｐ型ＩｎＰクラッド層から供給されたホールとが再結合し、光出力および利得を得ることができる。高出力化のためにはｎ型ＩｎＰブロック層と活性層の距離（ホールリークパス幅）を縮め、ホールを活性層に効率よく注入することが有効である。

例えば、特許文献２では、リッジストライプの側面を半絶縁性ＩｎＰ埋め込み層およびｎ型ＩｎＰブロック層で埋め込んだ後に、リッジストライプ両側のｐ型ＩｎＰクラッド層をエッチングしてから再度ｎ型ＩｎＰブロック層を成長することでホールリークパス幅を狭め、発光に寄与しないホールリークを抑制している。

特開２０１７−１０８０６１号公報（段落００１４〜００１８、図５） 特開２０１１−２４９７６６号公報（段落００２０〜００２７、図２および図３）

特許文献１の半導体レーザでは、半導体レーザに電流を流した際にｎ型ＩｎＰブロック層でブロックされたホールは第一ｐ型ＩｎＰクラッド層から活性層に向かって流れる間に横方向へ広がりが生じる。そのため、ホールの一部は活性層に注入されず、発光に寄与しない無駄なホールリーク電流が増えるという問題があった。また、特許文献１の課題を解決しようとする特許文献２の半導体レーザでは、ｎ型ＩｎＰブロック層を二回に分けて結晶成長しなければならず、生産工程数の増加および製造コストの増大が生じるという問題があった。

本願は、上記のような課題を解決するための技術を開示するものであり、結晶成長回数を増やすことなく、ホールリーク電流を抑制することによって高出力化を可能とする半導体レーザおよびその製造方法を提供することを目的とする。

本願に開示される半導体レーザは、ｎ型基板上に、ｎ型クラッド層、活性層、第一ｐ型クラッド層、第二ｎ型ブロック層の順に積層された半導体層を含み、前記活性層よりも前記ｎ型基板に近い位置から突出して形成されたリッジと、前記リッジの両側を、前記活性層より高い位置まで埋め込んだ埋め込み層と、前記リッジの両側で、前記埋め込み層の表面側に積層された第一ｎ型ブロック層と、前記リッジの頂部および前記第一ｎ型ブロック層を埋め込んだ第二ｐ型クラッド層とを備え、前記リッジの頂部にある前記第二ｎ型ブロック層の中央に、ホール電流を通過させる電流狭窄窓が設けられたことを特徴とする。

また、本願に開示される半導体レーザは、ｎ型基板上に、ｎ型クラッド層、活性層、第一ｐ型クラッド層の順に積層され、前記活性層よりも前記ｎ型基板に近い位置から突出して形成されたリッジと、前記リッジの両側を、前記活性層よりも高い位置まで埋め込んだ埋め込み層と、前記リッジの両側で、前記埋め込み層の表面側に積層された第一ｎ型ブロック層と、前記リッジの頂部および前記第一ｎ型ブロック層を埋め込んだ第二ｐ型クラッド層と、前記リッジの頂部にある前記第一ｐ型クラッド層の中央に、ホール電流を通過させる電流狭窄窓とを備え、前記電流狭窄窓は前記第一ｐ型クラッド層の前記電流狭窄窓以外の領域に対応する領域を絶縁化して形成されたことを特徴とする。

本願に開示される半導体レーザの製造方法は、ｎ型基板上にｎ型クラッド層、活性層、第一ｐ型クラッド層、第二ｎ型ブロック層の順に積層した後、両側を前記活性層よりも前記ｎ型基板に近い位置までエッチングしてリッジを形成する工程と、前記リッジの両側を前記活性層より高い位置まで埋め込み層で埋め込む工程と前記埋め込み層の上に第一ｎ型ブロック層を成長させる工程と、前記リッジの頂部の第二ｎ型ブロック層の中央に電流狭窄窓を設ける工程とを含むことを特徴とする。

また、本願に開示される半導体レーザの製造方法は、ｎ型基板上にｎ型クラッド層、活性層、第一ｐ型クラッド層、第二ｎ型ブロック層の順に積層した後、第二ｎ型ブロック層の中央に電流狭窄窓を設ける工程と両側を前記活性層よりも前記ｎ型基板に近い位置までエッチングして、中央に前記電流狭窄窓が位置するようにリッジを形成する工程と、前記リッジの両側を前記活性層より高い位置まで埋め込み層で埋め込む工程と前記埋め込み層の上に第一ｎ型ブロック層を成長させる工程とを含むことを特徴とする。

本願によれば、リッジの頂部にホール電流を通過させる電流狭窄窓を設けたので、結晶成長回数を増やすことなく製造でき、ホールリーク電流を抑制することによって高出力化を可能とする半導体レーザを得ることができる。

実施の形態１による半導体レーザの構成を示す断面図である。 実施の形態１による半導体レーザの他の構成を示す断面図である。 実施の形態１による半導体レーザと従来の半導体レーザとの電流−光出力特性を比較した図である。 実施の形態１による半導体レーザの活性層における横方向の利得分布の計算結果を示す図である。 実施の形態１による半導体レーザの製造工程を示す図である。 実施の形態１による半導体レーザの他の製造工程を示す図である。 実施の形態１による半導体レーザの他の構成を示す断面図である。 実施の形態２による半導体レーザの構成を示す断面図である。 実施の形態３による半導体レーザの構成を示す断面図である。 実施の形態４による半導体レーザの構成を示す断面図である。 実施の形態４による半導体レーザの製造方法を説明するための断面図である。 実施の形態５による半導体レーザの構成を示す断面図である。

実施の形態１．
図１は、実施の形態１における半導体レーザ１０１の構成を示す断面図である。図１に示すように、半導体レーザ１０１は、ｎ型ＩｎＰ基板１の上に、ｎ型クラッド層２、活性層３、第一ｐ型クラッド層４、第二ｎ型ブロック層５の順に積層された活性層リッジ６が設けられた構造を有する。活性層リッジ６の側面は、埋め込み層７で活性層３より高い位置まで埋め込まれ、埋め込み層７の上に第一ｎ型ブロック層８が設けられている。さらに、活性層リッジ６、埋め込み層７、および第一ｎ型ブロック層８は、第二ｐ型クラッド層１０で埋め込まれている。ｎ型ＩｎＰ基板１の下および第二ｐ型クラッド層１０の上には電極１１が設けられている。

ｎ型ＩｎＰ基板１は、（００１）面を主面とする４．０×１０^１８ｃｍ^−３のＳがドーピングされた基板である。ｎ型クラッド層２は、ｎ型ＩｎＰ基板１の上に４．０×１０^１８ｃｍ^−３のＳがドーピングされた厚さ０．３μｍのＩｎＰからなる。活性層３は、多重量子井戸を含むＡｌＧａＩｎＡｓ系もしくはＩｎＧａＡｓＰ系材料からなる。第一ｐ型クラッド層４は、１．０×１０^１８ｃｍ^−３のＺｎがドーピングされた厚さ０．１μｍのＩｎＰからなる。第二ｎ型ブロック層５は、７．０×１０^１８ｃｍ^−３のＳがドーピングされた厚さ０．１μｍのＩｎＰからなる。活性層リッジ６は、幅が通常０．８〜１．４μｍ程度であるが、この範囲に限るものではない。

埋め込み層７は、半絶縁性材料であるＦｅを５．０×１０^１６ｃｍ^−３ドーピングしたＩｎＰからなる。第一ｎ型ブロック層８は、埋め込み層７の上に７．０×１０^１８ｃｍ^−３のＳがドーピングされた厚さ０．４μｍのＩｎＰからなる。なお、埋め込み層７は、Ｔｉ、Ｃｏ、Ｒｕなど他の材料をドーピングしたＩｎＰといった他の半絶縁性材料でもよい。また、埋め込み層７は不純物濃度または導電型が異なる他の半導体層との組み合わせによって構成されていてもよい。

活性層リッジ６の上部中央（頂部中央）には、第二ｎ型ブロック層５で挟まれた幅０．７μｍ領域、すなわち電流狭窄窓９が存在する。電流狭窄窓９の幅は、通常０．５〜１．０μｍ程度であるが、活性層リッジ６の幅よりも狭ければ、この範囲に限らない。また、電流狭窄窓９の両側にある第二ｎ型ブロック層５の側面はｎ型ＩｎＰ基板１に対して垂直でなくてもよく、例えば図２のような斜面であってもよい。

電流狭窄窓９を構成する穴形状の底面は、活性層リッジ６の上部中央に、第二ｎ型ブロック層５よりも低く、活性層３よりも高い位置までの範囲で設けられている。さらに、電流狭窄窓９を構成する穴形状は、活性層リッジ６、埋め込み層７、および第一ｎ型ブロック層８とともに、３．０×１０^１８ｃｍ^−３のＺｎがドーピングされた厚さ２．０μｍのＩｎＰからなる第二ｐ型クラッド層１０で埋め込まれている。ｎ型ＩｎＰ基板１の下および第二ｐ型クラッド層１０の上の電極１１は、Ａｕ、Ｇｅ、Ｚｎ、Ｐｔ、Ｔｉ等の金属からなる。

半導体レーザ１０１の前端面と後端面は劈開により形成された（１１０）面により共振器を形成している。電流注入によって活性層で得られた発光は共振器内で増幅され、レーザ発振に至る。共振器長は１５０μｍから３００μｍとされることが多いが、この範囲に限るものではない。

上下の電極１１から電流注入を行うと、ｎ型ＩｎＰ基板１およびｎ型クラッド層２からは電子が、第一ｐ型クラッド層４および第二ｐ型クラッド層１０からはホールがそれぞれ供給される。第二ｐ型クラッド層１０から供給されたホールはｎ型ＩｎＰ基板１の方向へ向かって流れ出す。そのうち一部のホールは第二ｐ型クラッド層１０と第一ｎ型ブロック層８の界面もしくは第二ｐ型クラッド層１０と第二ｎ型ブロック層５の界面に存在するポテンシャル障壁によりブロックされる。

上記の通りブロックされたホール電流は、第一ｎ型ブロック層８と第二ｎ型ブロック層５の間、もしくは電流狭窄窓９を通過してｎ型ＩｎＰ基板１の方向に向かって流れる。このとき、第一ｎ型ブロック層８と第二ｎ型ブロック層５は０．４μｍ以下と電流狭窄窓９の幅よりも狭く、かつｐ型ＩｎＰ層よりも高抵抗である埋め込み層７と接しているために電流狭窄窓９の間よりも抵抗が高い。したがって、ホール電流はより抵抗が低い電流狭窄窓９を通過しやすい。

電流狭窄窓９を通過したホール電流は第一ｐ型クラッド層４を通過して活性層に注入されるまでの間に横方向に広がり（図１に示すホール電流の流れＡ）が生じる。しかし、電流狭窄窓９の幅は活性層リッジ６の幅よりも狭いために、横方向に広がったホールも活性層３に注入することができる。結果として、第二ｎ型ブロック層５を持たない従来構造よりもホール注入効率を向上させることができる。

図３は、実施の形態１による半導体レーザ１０１の電流特性を示す図である。図３において、横軸は半導体レーザに供給される電流を示し、縦軸は半導体レーザの出力パワーを示す。なお、動作温度は９５℃とし、電流−光出力特性は計算により求めた。図３に示すように、半導体レーザ１０１の電流特性Ｂは、従来の半導体レーザの電流特性Ｃに比べて、同一電流を流した場合でも高い光出力が得られている。これは、半導体レーザ１０１の活性層へのホール電流注入効率向上によるものである。

図４は、実施の形態１による半導体レーザ１０１の活性層３における横方向の利得分布の計算結果を示す図である。図４において、横軸は活性層リッジ中央からの横方向への距離を示し、縦軸は利得を示す。Ｘａは活性層リッジの側面に該当する。なお、動作温度は９５℃として、電流値６０ｍＡで動作させたときの計算結果である。図４に示すように、従来の半導体レーザの利得Ｅでは活性層リッジの側面側の方が利得がより大きくなっているのに対して、半導体レーザ１０１の利得Ｄでは活性層全体の利得分布が均一に近づいている。このように利得分布が均一であると、レーザ発振に必要なキャリア注入量も活性層全体で均一となる。そのため、例えば電流注入量による強度変調を行った場合には、時間揺らぎ（ジッタ）が小さくなり、変調信号波形の伝送において有利に働く。

半導体レーザ１０１の利得分布形状については次のように説明できる。通常の単一モードで発振する半導体レーザの光強度分布は活性層中央（ｘ＝０）が最も強く、中央から離れるにつれて弱まっていく。そのため、光密度が高い活性層中央は活性層端部よりも誘導放出が起こりやすく、ホール密度が減少しやすい。したがって、特許文献１に示されるような半導体レーザでは、ホールがほぼ均一に注入され、活性層中央のホール密度が低下するために、活性層中央の利得は低下する。

一方、特許文献２に示されるような半導体レーザでは、活性層の上に活性層幅よりも狭い電流狭窄窓が存在するため、活性層中央のホール密度が高くなりやすい構造になっている。したがって、活性層中央のホール密度がキャリア吸収によって低下しても、結果的に特許文献１に示されるような半導体レーザよりも活性層全体のホール密度は均一になるため、利得分布も均一になりやすい。

実施の形態１による半導体レーザ１０１では、これらの効果が得られるのに加えて、特許文献２に示されるような半導体レーザのようにｎ型ブロック層を２回に分けて成長する必要がない。したがって、結晶成長回数を増やす必要がなく、生産性の低下および製造コストの増加を引き起さずに半導体レーザの特性を改善することができる。

次に、実施の形態１による半導体レーザ１０１の製造方法について、図５に基づき説明する。図５は、実施の形態１による半導体レーザ１０１の製造工程を示す断面図である。

まず、図５（ａ）に示すように、ｎ型ＩｎＰ基板１の上に、ｎ型クラッド層２、活性層３、第一ｐ型クラッド層４、第二ｎ型ブロック層５の順に積層した後、ＳｉＯ_２マスク１２を活性層リッジ６の幅で成膜し、ＳｉＯ_２マスク１２を用いてｎ型ＩｎＰ基板１の途中までエッチングをして活性層リッジ６を形成する。なお、ここではエッチングはｎ型ＩｎＰ基板１の途中までとしたが、活性層よりも低い位置であればよい。

続いて、図５（ｂ）に示すように、活性層リッジ６の両サイドを埋め込み層７と第一ｎ型ブロック層８で埋め込んで電流狭窄構造を形成する。

次いで、図５（ｃ）に示すように、ＳｉＯ_２マスク１２をバッファードフッ酸またはフッ酸を用いて除去した後、ＳｉＯ_２マスク１３を成膜し、ＳｉＯ_２マスク１３に、活性層リッジ６の上部中央に対応する位置に電流狭窄窓９用の穴をエッチングにより形成し、この穴の開いたＳｉＯ_２マスク１３を用いて、活性層リッジ６の上部中央に電流狭窄窓９を形成する。このとき、電流狭窄窓９を構成する穴形状の底面は、活性層リッジ６の上部中央に、第二ｎ型ブロック層５の裏面から、活性層３よりも高い位置までの範囲で形成する。

続いて、図５（ｄ）に示すように、ＳｉＯ_２マスク１３をバッファードフッ酸またはフッ酸を用いて除去した後、第二ｐ型クラッド層１０で、活性層リッジ６の上部および電流狭窄窓９を構成する穴形状を埋め込む。最後に、ｎ型ＩｎＰ基板１の下および第二ｐ型クラッド層１０の上に、電極１１を形成することで、図１に示す半導体レーザ１０１が完成する。

また、上記実施の形態１では、先にエッチングで活性層リッジ６を形成してから電流狭窄窓９を形成したが、先に電流狭窄窓９を形成してから活性層リッジ６を形成してもよい。図６は、実施の形態１による半導体レーザ１０１の他の製造方法について、図６に基づき説明する。図６は、実施の形態１による半導体レーザ１０１の他の製造工程を示す断面図である。

まず、図６（ａ）に示すように、ｎ型ＩｎＰ基板１の上に、ｎ型クラッド層２、活性層３、第一ｐ型クラッド層４、第二ｎ型ブロック層５の順に積層した後、ＳｉＯ_２マスク１２を成膜し、ＳｉＯ_２マスク１２に、活性層リッジ６となる上部中央に対応する位置に電流狭窄窓９用の穴をエッチングにより形成し、この穴の開いたＳｉＯ_２マスク１２を用いて、活性層リッジ６の上部中央に電流狭窄窓９を形成する。このとき、電流狭窄窓９を構成する穴形状の底面は、活性層リッジ６の上部中央に、第二ｎ型ブロック層５の裏面から、活性層３よりも高い位置までの範囲で形成する。

続いて、図６（ｂ）に示すように、ＳｉＯ_２マスク１２をバッファードフッ酸またはフッ酸を用いて除去した後、第二ｎ型ブロック層５の上に活性層リッジ６の幅でＳｉＯ_２マスク１２を成膜し、このマスクを用いてｎ型ＩｎＰ基板１の途中までエッチングをして活性層リッジ６を形成する。なお、ここではエッチングはｎ型ＩｎＰ基板１の途中までとしたが、活性層よりも低い位置であればよい。

次いで、図６（ｃ）に示すように、活性層リッジ６の両サイドを埋め込み層７と第一ｎ型ブロック層８で埋め込んで電流狭窄構造を形成する。

続いて、図６（ｄ）に示すように、ＳｉＯ_２マスク１３をバッファードフッ酸またはフッ酸を用いて除去した後、第二ｐ型クラッド層１０で、活性層リッジ６の上部および電流狭窄窓９を埋め込む。最後に、ｎ型ＩｎＰ基板１の下および第二ｐ型クラッド層１０の上に、電極１１を形成することで、図１に示す半導体レーザ１０１が完成する。

以上のように、本実施の形態１にかかる半導体レーザ１０１によれば、ｎ型ＩｎＰ基板１上に、ｎ型クラッド層２、活性層３、第一ｐ型クラッド層４、第二ｎ型ブロック層５の順に積層され、活性層３よりも低い位置（ｎ型ＩｎＰ基板１に近い位置）から突出して形成された活性層リッジ６と、活性層リッジ６の両側を、活性層３より高い位置まで埋め込んだ埋め込み層７と、活性層リッジ６の両側で、埋め込み層７の表面側に積層された第一ｎ型ブロック層８と、活性層リッジ６の頂部および第一ｎ型ブロック層８を埋め込んだ第二ｐ型クラッド層１０とを備え、活性層リッジ６の頂部にある第二ｎ型ブロック層５の中央に、ホール電流を通過させる電流狭窄窓９を設けるようにしたので、結晶成長回数を増やすことなく製造でき、ホールリーク電流を抑制することによって高出力化を可能とする半導体レーザを得ることができる。

なお、実施の形態１では、第一ｎ型ブロック層８と第二ｎ型ブロック層５との間は、高抵抗である埋め込み層７を挟んだ構成としたが、これに限るものではない。図７に示すように、第一ｎ型ブロック層８と第二ｎ型ブロック層５との間に埋め込み層７を挟まず、第一ｎ型ブロック層８と第二ｎ型ブロック層５とが接触する構成としてもよい。

この構成で、電流注入を行った場合、第二ｐ型クラッド層１０から供給されたホールは第二ｐ型クラッド層１０と第一ｎ型ブロック層８の界面もしくは第二ｐ型クラッド層１０と第二ｎ型ブロック層５の界面でポテンシャル障壁によりブロックされる。上記の通りブロックされたホール電流は電流狭窄窓９を通過して活性層３に注入される。したがって、上記実施の形態１とは異なり、第一ｎ型ブロック層８と第二ｎ型ブロック層５の間を通って埋め込み層７に流れ込むホールリーク電流を抑制することができる。これにより上記実施の形態１よりも活性層へのホール注入効率が向上し、レーザをさらに高出力化できる。

実施の形態２．
実施の形態１では、第二ｎ型ブロック層５に挟まれた電流狭窄窓９を用いたが、実施の形態２では、第二ｎ型ブロック層５の形成を省略し、第一ｐ型クラッド層４に絶縁領域を設けることで電流狭窄窓を形成する場合について説明する。

図８は、実施の形態２における半導体レーザ１０２の構成を示す断面図である。図８に示すように、実施の形態２では、電流狭窄窓９は、ｎ型クラッド層２、活性層３、第一ｐ型クラッド層４の順に積層した活性層リッジ６の上部の第一ｐ型クラッド層４の両端および活性層リッジ６と第一ｎ型ブロック層８の間に存在する埋め込み層７に絶縁領域１４を設けて形成される。半導体レーザ１０２のその他の構成については、実施の形態１の半導体レーザ１０１と同様であり、その説明を省略する。

実施の形態２において、絶縁領域１４は、例えば、次のように作製する。活性層リッジ６の側面を埋め込み層７と第一ｎ型ブロック層８で埋め込んだ後に、活性層リッジ６の上部の第一ｐ型クラッド層４の中央で電流狭窄窓９となる位置に対応する位置にＳｉＯ_２を用いたマスクを形成し、その上からプロトンを注入する。これにより、ＳｉＯ_２マスク直下以外の第一ｐ型クラッド層４は絶縁化される。一方でＳｉＯ_２マスク直下は第一ｐ型クラッド層４のままなので、電流狭窄窓９として作用する。半導体レーザ１０２での電流狭窄窓９の形成以外の製造方法については、実施の形態１の半導体レーザ１０１と同様であり、その説明を省略する。

以上のように、本実施の形態２にかかる半導体レーザ１０２によれば、電流狭窄窓９が、第一ｐ型クラッド層４の電流狭窄窓９以外の領域に対応する領域を絶縁化して形成されるようにしたので、実施の形態１と同様の効果が得られるとともに、段差を埋め込まずに電流狭窄窓を作製できるので、第二ｐ型クラッド層の最表面の平坦性に優れた半導体レーザを得ることができる。

実施の形態３．
実施の形態２では、活性層リッジ６の上部の第一ｐ型クラッド層４の両端を絶縁化して電流狭窄窓９を形成したが、実施の形態３では、第二ｎ型ブロック層にｐ型ドーパントの拡散領域を設けることで電流狭窄窓を形成する場合について説明する。

図９は、実施の形態３における半導体レーザ１０３の構成を示す断面図である。図９に示すように、実施の形態３では、電流狭窄窓９は、活性層リッジ６の上部の第二ｎ型ブロック層５の中央に、例えばＺｎによるｐ型のドーパントの拡散領域１５を設けて形成される。半導体レーザ１０３のその他の構成については、実施の形態１の半導体レーザ１０１と同様であり、その説明を省略する。

実施の形態３において、拡散領域１５は、例えば、次のように作製する。第二ｎ型ブロック５上にフォトレジストを用いて中央に穴形状のパターニングを行った後、その上にスパッタ法によりＺｎＯを成膜し、リフトオフによって拡散領域となる位置以外のＺｎＯとレジストを除去する。その後、アニールを行うことで第二ｎ型ブロック層５の中央にのみｐ型ドーパント拡散領域１５を形成することができる。作製の順序は、先に活性層リッジ６を形成しても、ｐ型ドーパント拡散領域１５を形成してから活性層リッジ６を形成しても、どちらでもよい。半導体レーザ１０３での電流狭窄窓９の形成以外の製造方法については、実施の形態１の半導体レーザ１０１と同様であり、その説明を省略する。

以上のように、本実施の形態３にかかる半導体レーザ１０３によれば、電流狭窄窓９が、第二ｎ型ブロック層５の前記電流狭窄窓に対応する領域にｐ型ドーパントを拡散して形成されるようにしたので、実施の形態１と同様の効果が得られるとともに、段差を埋め込まずに電流狭窄窓を作製できるので、第二ｐ型クラッド層の最表面の平坦性に優れた半導体レーザを得ることができる。

実施の形態４．
実施の形態１では、第二ｎ型ブロック層５に穴形状の電流狭窄窓９形成したが、実施の形態４では、電流狭窄窓９が設けられた第二ｎ型ブロック層５を覆う第三ｐ型クラッド層１６を形成した場合について説明する。

図１０は、実施の形態４における半導体レーザ１０４の構成を示す断面図である。図１０に示すように、実施の形態４では、電流狭窄窓９を設けた第二ｎ型ブロック層５が、３．０×１０^１８ｃｍ^−３のＺｎがドーピングされた厚さ０．１μｍのＩｎＰからなる第三ｐ型クラッド層１６で覆われている。半導体レーザ１０４のその他の構成については、実施の形態１の半導体レーザ１０１と同様であり、その説明を省略する。

実施の形態４において、第二ｎ型ブロック層５を覆う第三ｐ型クラッド層１６は、例えば、次のように作製する。図１１は、第二ｐ型クラッド層１０が形成される前の半導体レーザ１０４の断面図である。図１１に示すように、第三ｐ型クラッド層１６を、第二ｎ型ブロック層５の上に積層した後、電流狭窄窓９となる穴を形成する。続いて、第二ｐ型クラッド層１０を形成する際、ＭＯＣＶＤの結晶成長炉内で、炉内温度を５００℃程度まで昇温すると、図１０に示すような電流狭窄窓９の両壁部分の半導体層がマストランスポートにより形状が崩れる。このとき、活性層リッジ６の最上部が第二ｎ型ブロック層５だった場合は崩れたｎ型ＩｎＰが電流狭窄窓９内および第一ｐ型クラッド層４の上に流れ込み、活性層３へのホール電流注入パスを塞いでしまう恐れがある。そこで、実施の形態４のように活性層リッジ６の最上部が第三ｐ型クラッド層１６である場合は、仮に電流狭窄窓内に流れ込んだとしても、電流狭窄窓を埋め込む第二ｐ型クラッド層１０と同じ極性を持つｐ型ＩｎＰなので、ホール電流注入パスを塞がれることはない。半導体レーザ１０４での電流狭窄窓９の形成以外の製造方法については、実施の形態１の半導体レーザ１０１と同様であり、その説明を省略する。

以上のように、本実施の形態４にかかる半導体レーザ１０４によれば、電流狭窄窓９を設けた第二ｎ型ブロック層５が第三ｐ型クラッド層１６で覆われるようにしたので、ホール電流注入パスを塞がれることのない、電流特性に優れた半導体レーザを得ることができる。

実施の形態５．
実施の形態１では、電流狭窄窓９を第二ｐ型クラッド層１０で埋め込むようにしたが、実施の形態５では、第四ｐ型クラッド層１７を埋め込む場合について説明する。

図１２は、実施の形態５における半導体レーザ１０５の構成を示す断面図である。図１２に示すように、実施の形態５では、電流狭窄窓９は、第二ｐ型クラッド層１０よりもキャリア濃度が高い第四ｐ型クラッド層１７で埋め込まれている。例えば、第四ｐ型クラッド層１７は３．０×１０^１８ｃｍ^−３のＺｎがドーピングされた厚さ０．２μｍのｐ型ＩｎＰであり、第二ｐ型クラッド層１０は１．０×１０^１８ｃｍ^−３のＺｎがドーピングされた厚さ１．８μｍのｐ型ＩｎＰである。半導体レーザ１０５のその他の構成については、実施の形態１の半導体レーザ１０１と同様であり、その説明を省略する。

実施の形態５では、第二ｎ型ブロック層５で挟まれた電流狭窄窓９を第四ｐ型クラッド層１７で埋め込んでから、第四ｐ型クラッド層１７よりもキャリア濃度が低い第二ｐ型クラッド層１０を結晶成長させる。半導体レーザ１０５での第四ｐ型クラッド層１７を埋め込む工程以外の製造方法については、実施の形態１の半導体レーザ１０１と同様であり、その説明を省略する。

電流狭窄窓９を有する半導体レーザは、電流狭窄窓９がない半導体レーザと比較して電流が流れる領域の断面積が狭いため、素子抵抗が高くなるという問題点がある。この問題を解決するには、電流狭窄窓９を埋め込む第二ｐ型クラッド層のキャリア濃度を高くして、電流が流れる領域の抵抗を下げるとよい。しかし、キャリア濃度を上げると光の吸収損失が大きく、光出力を低下させてしまう。そのため、活性層からの生じた光はなるべくキャリア濃度の高い半導体層に染み出さないようにしなければならない。実施の形態５では電流狭窄窓９を埋め込む第四ｐ型クラッド層のみをキャリア濃度を高くして、その上の第二ｐ型クラッド層のキャリア濃度を第四ｐ型クラッド層よりも低くすることで、素子抵抗の低減と光吸収損失の抑制を両立している。

以上のように、本実施の形態５にかかる半導体レーザ１０４によれば、第二ｐ型クラッド層１０のキャリア濃度を電流狭窄窓９を埋め込む第四ｐ型クラッド層１７より下げたので、実施の形態１の半導体レーザよりも光吸収損失を低下させることができるため、しきい値電流を低減したり、光出力を向上させたりする効果がある。

本願は、様々な例示的な実施の形態及び実施例が記載されているが、１つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。

１ ｎ型ＩｎＰ基板、２ ｎ型クラッド層、３ 活性層、４ 第一ｐ型クラッド層、５ 第二ｎ型ブロック層、６ 活性層リッジ、７ 埋め込み層、８ 第一ｎ型ブロック層、９ 電流狭窄窓、１０ 第二ｐ型クラッド層。

続いて、図６（ｂ）に示すように、ＳｉＯ２マスク１２をバッファードフッ酸またはフッ酸を用いて除去した後、第二ｎ型ブロック層５の上に活性層リッジ６の幅でＳｉＯ２マスク１３を成膜し、このマスクを用いてｎ型ＩｎＰ基板１の途中までエッチングをして活性層リッジ６を形成する。なお、ここではエッチングはｎ型ＩｎＰ基板１の途中までとしたが、活性層よりも低い位置であればよい。

以上のように、本実施の形態５にかかる半導体レーザ１０５によれば、第二ｐ型クラッド層１０のキャリア濃度を電流狭窄窓９を埋め込む第四ｐ型クラッド層１７より下げたので、実施の形態１の半導体レーザよりも光吸収損失を低下させることができるため、しきい値電流を低減したり、光出力を向上させたりする効果がある。

Claims (11)

1. ｎ型基板上に、ｎ型クラッド層、活性層、第一ｐ型クラッド層、第二ｎ型ブロック層の順に積層され、前記活性層よりも前記ｎ型基板に近い位置から突出して形成されたリッジと、
   前記リッジの両側を、前記活性層より高い位置まで埋め込んだ埋め込み層と、
   前記リッジの両側で、前記埋め込み層の表面側に積層された第一ｎ型ブロック層と、
   前記リッジの頂部および前記第一ｎ型ブロック層を埋め込んだ第二ｐ型クラッド層とを備え、
   前記リッジの頂部にある前記第二ｎ型ブロック層の中央に、ホール電流を通過させる電流狭窄窓が設けられたことを特徴とする半導体レーザ。
2. 前記電流狭窄窓は、穴形状からなり、前記穴形状は前記第二ｐ型クラッド層で埋め込まれたことを特徴とする請求項１に記載の半導体レーザ。
3. 前記穴形状は、前記リッジの頂部にある前記第二ｎ型ブロック層だけでなく前記活性層までの間の範囲で形成されたことを特徴とする請求項２に記載の半導体レーザ。
4. 前記電流狭窄窓は、前記第二ｎ型ブロック層の前記電流狭窄窓に対応する領域にｐ型ドーパントを拡散して形成されたことを特徴とする請求項１に記載の半導体レーザ。
5. 前記電流狭窄窓は、前記第二ｎ型ブロック層が第三ｐ型クラッド層で覆われていることを特徴とする請求項１から請求項３のいずれか１項に記載の半導体レーザ。
6. 前記電流狭窄窓は、前記第二ｐ型クラッド層よりもキャリア濃度の高い第四ｐ型クラッド層で埋め込まれたことを特徴とする請求項１または請求項３に記載の半導体レーザ。
7. 前記第一ｎ型ブロック層は、前記第二ｎ型ブロック層と接触していることを特徴とする請求項１から請求項６のいずれか１項に記載の半導体レーザ。
8. ｎ型基板上に、ｎ型クラッド層、活性層、第一ｐ型クラッド層の順に積層され、前記活性層よりも前記ｎ型基板に近い位置から突出して形成されたリッジと、
   前記リッジの両側を、前記活性層よりも高い位置まで埋め込んだ埋め込み層と、
   前記リッジの両側で、前記埋め込み層の表面側に積層された第一ｎ型ブロック層と、
   前記リッジの頂部および前記第一ｎ型ブロック層を埋め込んだ第二ｐ型クラッド層と、 前記リッジの頂部にある前記第一ｐ型クラッド層の中央に、ホール電流を通過させる電流狭窄窓とを備え、
   前記電流狭窄窓は前記第一ｐ型クラッド層の前記電流狭窄窓以外の領域に対応する領域を絶縁化して形成されたことを特徴とする半導体レーザ。
9. 前記ｎ型基板はＩｎＰ基板であり、前記埋め込み層はＦｅドープＩｎＰ層またはＲｕドープＩｎＰ層であることを特徴とする請求項１から請求項８のいずれか１項に記載の半導体レーザ。
10. ｎ型基板上にｎ型クラッド層、活性層、第一ｐ型クラッド層、第二ｎ型ブロック層の順に積層した後、両側を前記活性層よりも前記ｎ型基板に近い位置までエッチングしてリッジを形成する工程と、
    前記リッジの両側を前記活性層より高い位置まで埋め込み層で埋め込む工程と、
    前記埋め込み層の上に第一ｎ型ブロック層を成長させる工程と、
    前記リッジの頂部の第二ｎ型ブロック層の中央に電流狭窄窓を設ける工程と
    を含むことを特徴とする半導体レーザの製造方法。
11. ｎ型基板上にｎ型クラッド層、活性層、第一ｐ型クラッド層、第二ｎ型ブロック層の順に積層した後、第二ｎ型ブロック層の中央に電流狭窄窓を設ける工程と、
    両側を前記活性層よりも前記ｎ型基板に近い位置までエッチングして、中央に前記電流狭窄窓が位置するようにリッジを形成する工程と、
    前記リッジの両側を前記活性層より高い位置まで埋め込み層で埋め込む工程と、
    前記埋め込み層の上に第一ｎ型ブロック層を成長させる工程と
    を含むことを特徴とする半導体レーザの製造方法。

Images