JPWO2017145906A1 - 半導体集積回路装置 - Google Patents

Abstract

ナノワイヤＦＥＴ（Ｐ１１，Ｐ１２，Ｎ１１，Ｎ１２）を備えたスタンダードセル（１）において、ナノワイヤ（１１，１２，１３，１４）と接続されたパッド（２１，２２，２３，２４，２５，２６）が、ナノワイヤ（１１，…）が延びるＸ方向において、所定のピッチ（Ｐｐ）で配置されている。スタンダードセル（１）のセル幅（Ｗcell）はピッチ（Ｐｐ）の整数倍である。スタンダードセル（１）を配置して半導体集積回路装置のレイアウトを構成した場合、パッド（２１，…）が、Ｘ方向において規則正しく配置される。

Description

本開示は、ナノワイヤＦＥＴ（Field Effect Transistor）を用いたスタンダードセルを備えた半導体集積回路装置に関する。

半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。

また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。その１つとして、ナノワイヤＦＥＴが注目されている。

非特許文献１，２には、ナノワイヤＦＥＴの製造方法の例が開示されている。

S. Bangsaruntip, et al. "High performance and highly uniform gate-all-around silicon nanowire MOSFETs with wire size dependent scaling", Electron Devices Meeting (IEDM), 2009 IEEE International Isaac Laucer, et al. "Si Nanowire CMOS Fabricated with Minimal Deviation from RMG Fin FET Technology Showing Record Performance", 2015 Symposium on VLSI Technology Digest of Technical Papers

これまで、ナノワイヤＦＥＴを用いたスタンダードセルの構造や、ナノワイヤＦＥＴを用いた半導体集積回路のレイアウトに関して、具体的な検討はまだなされていない。

本開示は、ナノワイヤＦＥＴを用いた半導体集積回路装置に関するものであり、製造の容易化に有効なレイアウト構成を提供する。

本開示の第１態様では、半導体集積回路装置は、少なくとも１つのナノワイヤＦＥＴを備えた、少なくとも１つのスタンダードセルを備え、前記ナノワイヤＦＥＴは、第１方向に延びる、１つ、または、並列に設けられた複数の、ナノワイヤと、前記ナノワイヤの前記第１方向における両端にそれぞれ設けられ、下面が前記ナノワイヤの下面よりも低い位置にあり、前記ナノワイヤに接続されたパッドと、前記第１方向と垂直をなす第２方向に延び、前記ナノワイヤの前記第１方向における所定範囲において、前記ナノワイヤの周囲を囲うように設けられたゲート電極とを備え、前記スタンダードセルにおいて、前記パッドは、前記第１方向において第１ピッチで配置されており、かつ、前記スタンダードセルの前記第１方向における寸法であるセル幅は、前記第１ピッチの整数倍である。

この態様によると、ナノワイヤＦＥＴを備えたスタンダードセルにおいて、ナノワイヤに接続されたパッドが、ナノワイヤが延びる方向である第１方向において、第１ピッチで配置されている。そして、スタンダードセルの第１方向における寸法であるセル幅は、第１ピッチの整数倍である。このため、スタンダードセルを配置して半導体集積回路装置のレイアウトを構成した場合において、パッドが、第１方向において、規則正しく配置される。したがって、ナノワイヤＦＥＴを用いた半導体集積回路装置において、パッドの配置パターンが規則的になるため、製造が容易になり、製造ばらつきが抑制され、歩留まりを向上させることができる。

本開示の第２態様では、半導体集積回路装置は、ナノワイヤＦＥＴである、第１および第２トランジスタを備え、前記第１および第２トランジスタは、それぞれ、第１方向に延びる、１つ、または、並列に設けられた複数の、ナノワイヤと、前記ナノワイヤの前記第１方向における両端にそれぞれ、第１ピッチで設けられ、下面が前記ナノワイヤの下面よりも低い位置にあり、前記ナノワイヤに接続された第１および第２パッドと、前記第１方向と垂直をなす第２方向に延び、前記ナノワイヤの前記第１方向における所定範囲において、前記ナノワイヤの周囲を囲うように設けられたゲート電極とを備え、前記第１および第２トランジスタは、直列に接続されており、かつ、前記第２パッドを共有して、前記第１方向において隣接配置されている。

この態様によると、ナノワイヤＦＥＴである第１および第２トランジスタは、ナノワイヤに接続された第１および第２パッドが、ナノワイヤが延びる方向である第１方向において、第１ピッチで配置されている。そして、第１および第２トランジスタは、直列に接続されており、かつ、第２パッドを共有して、第１方向において隣接配置されている。これにより、直列接続された２個のトランジスタを、第１方向において第１ピッチで配置された３個のパッドを備えた構成によって実現することができる。したがって、ナノワイヤＦＥＴを用いた半導体集積回路装置において、パッドの配置パターンが規則的になるため、製造が容易になり、製造ばらつきが抑制され、歩留まりを向上させることができる。

本開示の第３態様では、半導体集積回路装置は、ナノワイヤＦＥＴである、第１および第２トランジスタを備え、前記第１および第２トランジスタは、それぞれ、第１方向に延びる、１つ、または、並列に設けられた複数の、ナノワイヤと、前記ナノワイヤの前記第１方向における両端にそれぞれ、第１ピッチで設けられ、下面が前記ナノワイヤの下面よりも低い位置にあり、前記ナノワイヤに接続された第１および第２パッドと、前記第１方向と垂直をなす第２方向に延び、前記ナノワイヤの前記第１方向における所定範囲において、前記ナノワイヤの周囲を囲うように設けられたゲート電極とを備え、前記第１および第２トランジスタは、並列に接続されており、かつ、前記第２パッドを共有して、前記第１方向において隣接配置されている。

この態様によると、ナノワイヤＦＥＴである第１および第２トランジスタは、ナノワイヤに接続された第１および第２パッドが、ナノワイヤが延びる方向である第１方向において、第１ピッチで配置されている。そして、第１および第２トランジスタは、並列に接続されており、かつ、第２パッドを共有して、第１方向において隣接配置されている。これにより、並列接続された２個のトランジスタを、第１方向において第１ピッチで配置された３個のパッドを備えた、コンパクトな構成によって実現することができる。したがって、ナノワイヤＦＥＴを用いた半導体集積回路装置において、パッドの配置パターンが規則的になるため、製造が容易になり、製造ばらつきが抑制され、歩留まりを向上させることができる。

本開示によると、ナノワイヤＦＥＴを用いた半導体集積回路装置において、パッドの配置パターンが規則的になるため、製造が容易になり、製造ばらつきが抑制され、歩留まりを向上させることができる。

ナノワイヤＦＥＴを備えたスタンダードセルの構成例を示す平面図 図１のスタンダードセルの回路図 図１のスタンダードセルの断面図 図１のスタンダードセルの断面図 図１のスタンダードセルの断面図 図１のスタンダードセルの断面図 ナノワイヤＦＥＴを備えたスタンダードセルの他の構成例を示す平面図 図７のスタンダードセルの回路図 ナノワイヤＦＥＴを直列接続する個数を変更する場合における、レイアウトの変化を示す模式図 ナノワイヤＦＥＴのレイアウトの一例 ナノワイヤＦＥＴのレイアウトの他の例 半導体集積回路のレイアウト構成の例 図１のスタンダードセルの構成の変形例 ナノワイヤＦＥＴの基本構造を示す模式図 ナノワイヤＦＥＴの基本構造を示す模式図

以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセルを備えており、この複数のスタンダードセルのうち少なくとも一部は、ナノワイヤＦＥＴ（Field Effect Transistor）を備えるものとする。

図１４はナノワイヤＦＥＴの基本構造例を示す模式図である（全周ゲート（ＧＡＡ：Gate All Around）構造ともいう）。ナノワイヤＦＥＴとは、電流が流れる細いワイヤ（ナノワイヤ）を用いたＦＥＴである。ナノワイヤは例えばシリコンによって形成される。図１４に示すように、ナノワイヤは、基板上において、水平方向すなわち基板と並行して延びるように形成されており、その両端が、ナノワイヤＦＥＴのソース領域およびドレイン領域となる構造物に接続されている。本願明細書では、ナノワイヤＦＥＴにおいて、ナノワイヤの両端に接続されており、ナノワイヤＦＥＴのソース領域およびドレイン領域となる構造物のことを、パッドと呼ぶ。図１４では、シリコン基板の上にＳＴＩ(Shallow Trench Isolation)が形成されているが、ナノワイヤの下方（ハッチを付した部分）では、シリコン基板が露出している。なお実際には、ハッチを付した部分は熱酸化膜等で覆われている場合があるが、図１４では簡略化のため、図示を省略している。

ナノワイヤは、その周囲が、シリコン酸化膜等の絶縁膜を介して、例えばポリシリコンからなるゲート電極によってぐるりと囲まれている。パッドおよびゲート電極は、基板表面上に形成されている。この構造により、ナノワイヤのチャネル領域は、上部、両側部、および、下部が全てゲート電極に囲まれているため、チャネル領域に均一に電界がかかり、これにより、ＦＥＴのスイッチング特性が良好になる。

なお、パッドは、少なくともナノワイヤが接続されている部分はソース／ドレイン領域となるが、ナノワイヤが接続されている部分よりも下の部分は、必ずしもソース／ドレイン領域とはならない場合もある。また、ナノワイヤの一部（ゲート電極に囲まれていない部分）が、ソース／ドレイン領域となる場合もある。

また、図１４では、ナノワイヤは、縦方向すなわち基板と垂直をなす方向において、２本配置されている。ただし、縦方向に配置するナノワイヤの本数は、２本に限られるものではなく、１本でもよいし、３本以上を縦方向に並べて配置してもよい。また、図１４では、最も上のナノワイヤの上端とパッドの上端とは、高さがそろっている。ただし、これらの高さをそろえる必要はなく、パッドの上端が最も上のナノワイヤの上端よりも高くてもかまわない。

また、図１５に示すように、基板の上面にＢＯＸ(Buried Oxide)が形成されており、このＢＯＸの上にナノワイヤＦＥＴが形成される場合もある。

（スタンダードセルその１）
図１は実施形態に係る半導体集積回路装置が備えるスタンダードセルのレイアウト構成例を示す平面図である。図１に示すスタンダードセル１は、ナノワイヤＦＥＴを用いて、図２の回路図に示す２入力ＮＯＲゲートを構成するものである。図１では、図面横方向をＸ方向（第１方向に相当）とし、図面縦方向をＹ方向（第２方向に相当）としている。

図１に示すスタンダードセル１は、４個のナノワイヤＦＥＴを備えている。すなわち、スタンダードセル１は、Ｐ型トランジスタ領域ＰＡとＮ型トランジスタ領域ＮＡとがＹ方向に並べて配置されており、Ｐ型トランジスタ領域ＰＡにＰ型のナノワイヤＦＥＴ Ｐ１１，Ｐ１２が設けられており、Ｎ型トランジスタ領域ＮＡにＮ型のナノワイヤＦＥＴ Ｎ１１，Ｎ１２が設けられている。図２の回路図に示すように、ナノワイヤＦＥＴ Ｐ１１，Ｐ１２は直列に接続されており、ナノワイヤＦＥＴ Ｎ１１，Ｎ１２は並列に接続されている。

ナノワイヤＦＥＴ Ｐ１１，Ｐ１２，Ｎ１１，Ｎ１２はそれぞれ、Ｘ方向に延び、並列に設けられた複数の、ナノワイヤ１１，１２，１３，１４を備えている。ここでは、ナノワイヤ１１，１２，１３，１４はそれぞれ、Ｙ方向において４本ずつ並べて設けられている。また後述するが、ナノワイヤ１１，１２，１３，１４はそれぞれ、縦方向すなわち基板と垂直をなす方向において２本ずつ設けられており、合計で８本ずつ、設けられている。ナノワイヤ１１，１２，１３，１４は、円柱状であり、基板上において水平方向すなわち基板と並行して延びており、例えばシリコンで形成されている。また、スタンダードセル１には、ナノワイヤ１１，１２，１３，１４と接続されたパッド２１，２２，２３，２４，２５，２６が設けられている。パッド２１，２２，２３は、少なくともナノワイヤ１１，１２と接続された部分にＰ型の不純物が導入されており、ナノワイヤＦＥＴ Ｐ１１，Ｐ１２のソース領域またはドレイン領域となる。パッド２４，２５，２６は、少なくともナノワイヤ１３，１４と接続された部分にＮ型の不純物が導入されており、ナノワイヤＦＥＴ Ｎ１１，Ｎ１２のソース領域またはドレイン領域となる。

またここでは、パッド２１，２２，２３，２４，２５，２６はそれぞれ、４個ずつ、Ｙ方向に分離して形成されている。パッド２１は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１１にそれぞれ接続されている。パッド２２は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１１にそれぞれ接続され、また、Ｙ方向に４本設けられたナノワイヤ１２にそれぞれ接続されている。パッド２３は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１２にそれぞれ接続されている。パッド２４は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１３にそれぞれ接続されている。パッド２５は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１３にそれぞれ接続され、また、Ｙ方向に４本設けられたナノワイヤ１４にそれぞれ接続されている。パッド２６は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１４にそれぞれ接続されている。

直列に接続されたナノワイヤＦＥＴ Ｐ１１，Ｐ１２はパッド２２を共有している。すなわち、ナノワイヤＦＥＴ Ｐ１１はナノワイヤ１１と接続されたパッド２１，２２を備えており、ナノワイヤＦＥＴ Ｐ１２はナノワイヤ１２と接続されたパッド２２，２３を備えている。また、並列に接続されたナノワイヤＦＥＴ Ｎ１１，Ｎ１２はパッド２５を共有している。すなわち、ナノワイヤＦＥＴ Ｎ１１はナノワイヤ１３と接続されたパッド２４，２５を備えており、ナノワイヤＦＥＴ Ｎ１２はナノワイヤ１４と接続されたパッド２５，２６を備えている。

また、スタンダードセル１には、Ｙ方向に直線状に延びる２本のゲート配線３１，３２が配置されている。ゲート配線３１は、ナノワイヤＦＥＴ Ｐ１１のゲート電極３１ｐと、ナノワイヤ Ｎ１１のゲート電極３１ｎとを一体に形成したものであり、ナノワイヤ１１，１３のＸ方向における所定範囲において、ナノワイヤ１１，１３の周囲を囲うように設けられている。ゲート配線３２は、ナノワイヤＦＥＴ Ｐ１２のゲート電極３２ｐと，ナノワイヤ Ｎ１２のゲート電極３２ｎとを一体に形成したものであり、ナノワイヤ１２，１４のＸ方向における所定範囲において、ナノワイヤ１２，１４の周囲を囲うように設けられている。また、スタンダードセル１のセル枠ＣＦの側辺に、Ｙ方向に延びるダミーゲート配線３５，３６がそれぞれ配置されている。

ナノワイヤＦＥＴ Ｐ１１，Ｐ１２，Ｎ１１，Ｎ１２の上層に、金属配線層Ｍ１が構成されている。金属配線層Ｍ１において、セル枠ＣＦの上辺に、電源電位を供給する配線ＶＤＤが配置されており、セル枠ＣＦの下辺に、接地電位を供給する配線ＶＳＳが配置されている。また、金属配線層Ｍ１において、配線４１ａ〜４１ｆが形成されている。配線４１ａは、配線ＶＤＤからＹ方向下向きに延びるように形成されており、ローカル配線４５ａを介してパッド２１に接続されている。配線４１ｂは、配線ＶＳＳからＹ方向上向きに延びるように形成されており、ローカル配線４５ｂを介してパッド２４に接続されている。配線４１ｃは、配線ＶＳＳからＹ方向上向きに延びるように形成されており、ローカル配線４５ｃを介してパッド２６に接続されている。配線４１ｄは、パッド２３，２５を接続するものであり、ローカル配線４５ｄを介してパッド２３に接続されており、ローカル配線４５ｅを介してパッド２５に接続されている。配線４１ｅは，ゲート配線３１にローカル配線４５ｆを介して接続される。配線４１ｆは、ゲート配線３２にローカル配線４５ｇを介して接続される。配線４１ｄ，４１ｅ，４１ｆは、２入力ＮＯＲ回路の出力Ｙ、入力Ａ、入力Ｂにそれぞれ対応する。また、パッド２２上にローカル配線４５ｈが設けられている。ローカル配線４５ｈはパッド２２に接続されているが、金属配線層Ｍ１の配線とは接続されていない。

なお、ここでは、金属配線４１ａ〜４１ｆとパッド２１，２３，２４，２５，２６およびゲート配線３１，３２との接続形態は、ローカル配線４５ａ，４５ｂ，４５ｃ，４５ｄ，４５ｅ，４５ｆ，４５ｇとコンタクト４３を介した接続としている。ただし、金属配線とパッドおよびゲート配線との接続形態は、コンタクトを介さずに、ローカル配線のみを介した接続としてもよいし、ローカル配線を介さずに、コンタクトのみを介した接続としてもよい。

図３は図１のレイアウト構成の線Ｄ−Ｄ’における断面図であり、図４は図１のレイアウト構成の線Ｅ−Ｅ’における断面図であり、図５は図１のレイアウト構成の線Ｆ−Ｆ’における断面図である。

図３〜図５に示すように、金属配線層Ｍ１の配線４１ａ〜４１ｆは、コンタクト４３を介して、ローカル配線４５ａ〜４５ｇに接続されている。コンタクト４３は、金属配線層Ｍ１の配線４１ａ〜４１ｆと一緒にデュアルダマシンプロセスによって形成される。なお、コンタクト４３は、金属配線層Ｍ１の配線４１ａ〜４１ｆとは別個に形成してもよい。また、金属配線層Ｍ１の配線４１ａ〜４１ｆは、例えばＣｕからなり、その表面に、例えばタンタルまたは窒化タンタルを含むバリアメタル４８が形成されている。ローカル配線４５ａ〜４５ｇは、例えばタングステンからなり、その表面に、例えばチタンまたは窒化チタンを含むグルー膜４７が形成されている。なお、ローカル配線４５ａ〜４５ｇは、コバルトによって形成してもよい。この場合は、グルー膜４７の形成を省いてもよい。また、パッド２１〜２６の表面には、例えばニッケルやコバルト等からなるシリサイド膜４９が形成されている。

層間絶縁膜４６ａ，４６ｂは、例えばシリコン酸化膜である。層間絶縁膜４６ｃは、例えばＳｉＯＣやポーラス膜のような低誘電率膜である。なお、層間絶縁膜４６ｃは、２またはそれ以上の積層構造となっていてもよい。

ゲート電極３１ｐ，３１ｎ，３２ｐ，３２ｎは、例えばポリシリコンによって形成される。なお、ゲート電極３１ｐ，３１ｎ，３２ｐ，３２ｎは、窒化チタン等の金属を含む材料によって形成されてもよい。また、ゲート絶縁膜は、例えばシリコン酸化膜であり、例えば熱酸化法によって形成される。なお、ゲート絶縁膜は、ハフニウム、ジルコニウム、ランタン、イットリウム、アルミニウム、チタンまたはタンタルの酸化物によって形成されてもよい。

図３〜図５の断面図から分かるように、パッド２１，２２，２３，２４，２５，２６の下面は、ナノワイヤ１１，１２，１３，１４の下面よりも低い位置にある。また、ナノワイヤ１１，１２，１３，１４の上面は、パッド２１，２２，２３，２４，２５，２６の上面と同じ高さにある。そして、ゲート電極３１ｐ，３２ｐ，３１ｎ，３２ｎは、ナノワイヤ１１，１２，１３，１４の周囲をぐるりと囲むように形成されている。すなわち、ナノワイヤ１１，１２，１３，１４に形成されるチャネル領域の上面、両側面、下面の全てが、絶縁膜を介して、ゲート電極３１ｐ，３２ｐ，３１ｎ，３２ｎに囲われている。なお、ナノワイヤ１１，１２，１３，１４の上面は、パッド２１，２２，２３，２４，２５，２６の上面よりも低い位置にあってもよい。

なお、基板の上面にＢＯＸ(Buried Oxide)が形成されていてもよい。図６は、図１のレイアウト構成の線Ｄ−Ｄ‘における断面図であり、基板の上面にＢＯＸ(Buried Oxide)が形成された構成を示している。

図１のスタンダードセル１では、パッドは、Ｘ方向において、同一ピッチＰｐで配置されている。すなわち、Ｐ型トランジスタ領域ＰＡにおいて、パッド２１，２２，２３はピッチＰｐで配置されており、またＮ型トランジスタ領域ＮＡにおいてパッド２４，２５，２６はピッチＰｐで配置されている。また、Ｐ型トランジスタ領域ＰＡとＮ型トランジスタ領域ＮＡとにおいて、Ｘ方向におけるパッドの位置が一致している。すなわち、Ｘ方向において、パッド２１，２４の位置はそろっており、同様に、パッド２２，２５の位置、および、パッド２３，２６の位置もそれぞれそろっている。また、パッドのＸ方向における寸法である幅Ｗｐは全て同一であり、またＸ方向におけるパッド同士の間隔であるパッド間隔Ｓｐも、全て同一である。ここで、次の関係式が成り立つ。
Ｐｐ＝Ｗｐ＋Ｓｐ
また、セル枠ＣＦと、セル枠ＣＦに最も近いパッド２１，２３，２４，２６の中心線との間隔は、パッドのピッチＰｐの１／２である。この結果、スタンダードセル１のＸ方向における寸法であるセル幅Ｗcellは、パッドのピッチＰｐの整数倍、ここでは３倍になっている。

また、図１のスタンダードセル１では、ゲート配線（ダミーゲート配線を含む）は、Ｘ方向において、同一ピッチＰｇで配置されている。また、ゲート配線のＸ方向における寸法である幅Ｗｇは全て同一であり、またＸ方向におけるゲート配線同士の間隔Ｓｇも、全て同一である。ここで、次の関係式が成り立つ。
Ｐｇ＝Ｗｇ＋Ｓｇ
また、ゲート配線のピッチＰｇは、パッドのピッチＰｐと等しい。すなわち、
Ｐｐ＝Ｐｇ
である。

（スタンダードセルその２）
図７は実施形態に係る半導体集積回路装置が備えるスタンダードセルのレイアウト構成例を示す平面図である。図７に示すスタンダードセル２は、ナノワイヤＦＥＴを用いて、図８の回路図に示す３入力ＡＮＤゲートを構成するものである。図７では、図１と同様に、図面横方向をＸ方向（第１方向に相当）とし、図面縦方向をＹ方向（第２方向に相当）としている。なお、断面構造は、図３〜図５に示すものと同様であり、ここでは図示を省略する。

図７に示すスタンダードセル２は、６個のナノワイヤＦＥＴを備えている。すなわち、スタンダードセル２は、Ｐ型トランジスタ領域ＰＡとＮ型トランジスタ領域ＮＡとがＹ方向に並べて配置されており、Ｐ型トランジスタ領域ＰＡにＰ型のナノワイヤＦＥＴ Ｐ２１，Ｐ２２，Ｐ２３が設けられており、Ｎ型トランジスタ領域ＮＡにＮ型のナノワイヤＦＥＴ Ｎ２１，Ｎ２２，Ｎ２３が設けられている。図６の回路図に示すように、ナノワイヤＦＥＴ Ｐ２１，Ｐ２２，Ｐ２３は並列に接続されており、ナノワイヤＦＥＴ Ｎ２１，Ｎ２２，Ｎ２３は直列に接続されている。

ナノワイヤＦＥＴ Ｐ２１，Ｐ２２，Ｐ２３，Ｎ２１，Ｎ２２，Ｎ２３はそれぞれ、Ｘ方向に延び、並列に設けられた複数の、ナノワイヤ５１，５２，５３，５４，５５，５６を備えている。ここでは、ナノワイヤ５１，５２，５３，５４，５５，５６はそれぞれ、Ｙ方向において３本ずつ並べて設けられている。また、ナノワイヤ５１，５２，５３，５４，５５，５６はそれぞれ、縦方向すなわち基板と垂直をなす方向において２本ずつ設けられており、合計で６本ずつ、設けられている。ナノワイヤ５１，５２，５３，５４，５５，５６は、円柱状であり、基板上において水平方向すなわち基板と並行して延びており、例えばシリコンで形成されている。また、スタンダードセル２には、ナノワイヤ５１，５２，５３，５４，５５，５６と接続されたパッド６１，６２，６３，６４，６５，６６，６７，６８が設けられている。パッド６１，６２，６３，６４は、少なくともナノワイヤ５１，５２，５３と接続された部分にＰ型の不純物が導入されており、ナノワイヤＦＥＴ Ｐ２１，Ｐ２２，Ｐ２３のソース領域またはドレイン領域となる。パッド６５，６６，６７，６８は、少なくともナノワイヤ５４，５５，５６と接続された部分にＮ型の不純物が導入されており、ナノワイヤＦＥＴ Ｎ２１，Ｎ２２，Ｎ２３のソース領域またはドレイン領域となる。

またここでは、パッド６１，６２，６３，６４，６５，６６，６７，６８はそれぞれ、３個ずつ、Ｙ方向に分離して形成されている。パッド６１は、分離した３個の部分が、Ｙ方向に３本設けられたナノワイヤ５１にそれぞれ接続されている。パッド６２は、分離した３個の部分が、Ｙ方向に３本設けられたナノワイヤ５１にそれぞれ接続され、また、Ｙ方向に３本設けられたナノワイヤ５２にそれぞれ接続されている。パッド６３は、分離した３個の部分が、Ｙ方向に３本設けられたナノワイヤ５２にそれぞれ接続され、また、Ｙ方向に３本設けられたナノワイヤ５３にそれぞれ接続されている。パッド６４は、分離した３個の部分が、Ｙ方向に３本設けられたナノワイヤ５３にそれぞれ接続されている。パッド６５は、分離した３個の部分が、Ｙ方向に３本設けられたナノワイヤ５４にそれぞれ接続されている。パッド６６は、分離した３個の部分が、Ｙ方向に３本設けられたナノワイヤ５４にそれぞれ接続され、また、Ｙ方向に３本設けられたナノワイヤ５５にそれぞれ接続されている。パッド６７は、分離した３個の部分が、Ｙ方向に３本設けられたナノワイヤ５５にそれぞれ接続され、また、Ｙ方向に３本設けられたナノワイヤ５６にそれぞれ接続されている。パッド６８は、分離した３個の部分が、Ｙ方向に３本設けられたナノワイヤ５６にそれぞれ接続されている。

並列に接続されたナノワイヤＦＥＴ Ｐ２１，Ｐ２２はパッド６２を共有しており、並列に接続されたナノワイヤＦＥＴ Ｐ２２，Ｐ２３はパッド６３を共有している。すなわち、ナノワイヤＦＥＴ Ｐ２１はナノワイヤ５１と接続されたパッド６１，６２を備えており、ナノワイヤＦＥＴ Ｐ２２はナノワイヤ５２と接続されたパッド６２，６３を備えており、ナノワイヤＦＥＴ Ｐ２３はナノワイヤ５３と接続されたパッド６３，６４を備えている。また、直列に接続されたナノワイヤＦＥＴ Ｎ２１，Ｎ２２はパッド６６を共有しており、直列に接続されたナノワイヤＦＥＴ Ｎ２２，Ｎ２３はパッド６７を共有している。すなわち、ナノワイヤＦＥＴ Ｎ２１はナノワイヤ５４と接続されたパッド６５，６６を備えており、ナノワイヤＦＥＴ Ｎ２２はナノワイヤ５５と接続されたパッド６６，６７を備えており、ナノワイヤＦＥＴ Ｎ２３はナノワイヤ５６と接続されたパッド６７，６８を備えている。

また、スタンダードセル２には、Ｙ方向に延びる３本のゲート配線７１，７２，７３が配置されている。ゲート配線７１は、ナノワイヤＦＥＴ Ｐ２１のゲート電極７１ｐと、ナノワイヤＦＥＴ Ｎ２１のゲート電極７１ｎとを一体に形成したものであり、ナノワイヤ５１，５４のＸ方向における所定範囲において、ナノワイヤ５１，５４の周囲を囲うように設けられている。ゲート配線７２は、ナノワイヤＦＥＴ Ｐ２２のゲート電極７２ｐと、ナノワイヤＦＥＴ Ｎ２２のゲート電極７２ｎとを一体に形成したものであり、ナノワイヤ５２，５５のＸ方向における所定範囲において、ナノワイヤ５２，５５の周囲を囲うように設けられている。ゲート配線７３は、ナノワイヤＦＥＴ Ｐ２３のゲート電極７３ｐと、ナノワイヤＦＥＴ Ｎ２３のゲート電極７３ｎとを一体に形成したものであり、ナノワイヤ５３，５６のＸ方向における所定範囲において、ナノワイヤ５３，５６の周囲を囲うように設けられている。また、スタンダードセル２のセル枠ＣＦの側辺に、Ｙ方向に延びるダミーゲート配線７５，７６がそれぞれ配置されている。

ナノワイヤＦＥＴ Ｐ２１，Ｐ２２，Ｐ２３，Ｎ２１，Ｎ２２，Ｎ２３の上層に、金属配線層Ｍ１が構成されている。金属配線層Ｍ１において、セル枠ＣＦの上辺に、電源電位を供給する配線ＶＤＤが配置されており、セル枠ＣＦの下辺に、接地電位を供給する配線ＶＳＳが配置されている。また、金属配線層Ｍ１において、配線８１ａ〜８１ｇが形成されている。配線８１ａは、配線ＶＤＤからＹ方向下向きに延びるように形成されており、ローカル配線８５ａを介してパッド６１に接続されている。配線８１ｂは、配線ＶＤＤからＹ方向下向きに延びるように形成されており、ローカル配線８５ｂを介してパッド６３に接続されている。配線８１ｃは、配線ＶＳＳからＹ方向上向きに延びるように形成されており、ローカル配線８５ｃを介してパッド６５に接続されている。配線８１ｄは、パッド６２，６４，６８を接続するものであり、ローカル配線８５ｄを介してパッド６２に接続されており、ローカル配線８５ｅを介してパッド６４に接続されており、ローカル配線８５ｆを介してパッド６８に接続されている。配線８１ｅは，ゲート配線７１にローカル配線８５ｇを介して接続される。配線８１ｆは、ゲート配線７２にローカル配線８５ｈを介して接続される。配線８１ｇは、ゲート配線７３にローカル配線８５ｉを介して接続される。配線８１ｄ，８１ｅ，８１ｆ，８１ｇは、３入力ＮＡＮＤ回路の出力Ｙ、入力Ａ、入力Ｂ、入力Ｃにそれぞれ対応する。また、パッド６６上にローカル配線８５ｊが設けられており、パッド６７上にローカル配線８５ｋが設けられている。ローカル配線８５ｉはパッド６６に接続され、ローカル配線８５ｋはパッド６７に接続されている。

なお、ここでは、金属配線８１ａ，８１ｂ，８１ｃ，８１ｄ，８１ｅ，８１ｆ，８１ｇとパッド６１，６２，６３，６４，６５，６８およびゲート配線７１，７２，７３との接続形態は、ローカル配線８５ａ，８５ｂ，８５ｃ，８５ｄ，８５ｅ，８５ｆ，８５ｇ，８５ｈ，８５ｉとコンタクト８３を介した接続としている。ただし、金属配線とパッドおよびゲート配線との接続形態は、コンタクトを介さずに、ローカル配線のみを介した接続としてもよいし、ローカル配線を介さずに、コンタクトのみを介した接続としてもよい。

スタンダードセル２の断面構造は、スタンダードセル１と同様である。すなわち、パッド６１，６２，６３，６４，６５，６６，６７，６８の下面は、ナノワイヤ５１，５２，５３，５４，５５，５６の下面よりも低い位置にある。また、ナノワイヤ５１，５２，５３，５４，５５，５６の上面は、パッド６１，６２，６３，６４，６５，６６，６７，６８の上面と同じ高さにある。そして、ゲート電極７１ｐ，７２ｐ，７３ｐ，７１ｎ，７２ｎ，７３ｎは、ナノワイヤ５１，５２，５３，５４，５５，５６の周囲をぐるりと囲むように形成されている。すなわち、ナノワイヤ５１，５２，５３，５４，５５，５６に形成されるチャネル領域の上面、両側面、下面の全てが、絶縁膜を介して、ゲート電極７１ｐ，７２ｐ，７３ｐ，７１ｎ，７２ｎ，７３ｎに囲われている。なお、ナノワイヤ５１，５２，５３，５４，５５，５６の上面は、パッド６１，６２，６３，６４，６５，６６，６７，６８の上面よりも低い位置にあってもよい。

図７のスタンダードセル２では、パッドは、Ｘ方向において、同一ピッチＰｐで配置されている。すなわち、Ｐ型トランジスタ領域ＰＡにおいて、パッド６１，６２，６３，６４はピッチＰｐで配置されており、Ｎ型トランジスタ領域ＮＡにおいてパッド６５，６６，６７，６８はピッチＰｐで配置されている。また、Ｐ型トランジスタ領域ＰＡとＮ型トランジスタ領域ＮＡとにおいて、Ｘ方向におけるパッドの位置が一致している。すなわち、Ｘ方向において、パッド６１，６５の位置はそろっており、同様に、パッド６２，６６の位置、パッド６３，６７の位置、および、パッド６４，６８の位置もそれぞれそろっている。また、パッドの幅Ｗｐは全て同一であり、またＸ方向におけるパッド間隔Ｓｐも、全て同一である。ここで、次の関係式が成り立つ。
Ｐｐ＝Ｗｐ＋Ｓｐ
また、セル枠ＣＦと、セル枠ＣＦに最も近いパッド６１，６４，６５，６８の中心線との間隔は、パッドのピッチＰｐの１／２である。この結果、スタンダードセル２のセル幅Ｗcellは、パッドのピッチＰｐの整数倍、ここでは４倍になっている。

また、図７のスタンダードセル２では、ゲート配線（ダミーゲート配線を含む）は、Ｘ方向において、同一ピッチＰｇで配置されている。また、ゲート配線の幅Ｗｇは全て同一であり、またＸ方向におけるゲート配線間隔Ｓｇも、全て同一である。ここで、次の関係式が成り立つ。
Ｐｇ＝Ｗｇ＋Ｓｇ
また、ゲート配線Ｐｇは、パッドのピッチＰｐと等しい。すなわち、
Ｐｐ＝Ｐｇ
である。

（その他）
図９はナノワイヤＦＥＴを直列接続する個数を変更する場合における、レイアウトの変化を示す模式図である。ナノワイヤＦＥＴが１個の場合は、図９の左に示すように、ソース領域およびドレイン領域となる２個のパッドＰＤがピッチＰｐで配置され、このパッドＰＤと接続されたナノワイヤＮＷの周囲を囲うようにゲート電極ＧＴが形成される。ナノワイヤＦＥＴが２個の場合は、図９の中央に示すように、３個のパッドＰＤがピッチＰｐで配置され、パッドＰＤ間のナノワイヤＮＷの周囲をそれぞれ囲うように、２個のゲート電極ＧＴがそれぞれ形成される。これは、図１に示すスタンダードセル１のＰ型トランジスタ領域ＰＡにおけるレイアウトに相当する。ナノワイヤＦＥＴが３個の場合は、図９の右に示すように、４個のパッドＰＤがピッチＰｐで配置され、パッドＰＤ間のナノワイヤＮＷの周囲をそれぞれ囲うように、３個のゲート電極ＧＴがそれぞれ形成される。これは、図７に示すスタンダードセル２のＮ型トランジスタ領域ＮＡにおけるレイアウトに相当する。

図１０はナノワイヤＦＥＴのレイアウトの一例である。図１０の例では、第１トランジスタ１０１と第２トランジスタ１０２とが、パッド１０３を共有して、直列に接続されている。第１トランジスタ１０１と第２トランジスタ１０２とはナノワイヤの本数が異なっており、第１トランジスタ１０１は２本のナノワイヤを備え、第２トランジスタ１０２は１本のナノワイヤを備えている。

図１１はナノワイヤＦＥＴのレイアウトの他の例である。図１１の例では、第１トランジスタ１１１と第２トランジスタ１１２とが、パッド１１３を共有して、並列に接続されている。第１トランジスタ１１１と第２トランジスタ１１２とはナノワイヤの本数が異なっており、第１トランジスタ１１１は２本のナノワイヤを備え、第２トランジスタ１１２は１本のナノワイヤを備えている。

（半導体集積回路装置のレイアウト構成例）
図１２は半導体集積回路装置のレイアウト構成の例を示す模式図である。図１２のレイアウトは、上述したようなスタンダードセル（以下、適宜、単にセルという）Ｃ，Ｃ１１，Ｃ１２…等を用いて構成されている。なお、図１２では、ローカル配線および金属配線層Ｍ１より上層の構成については、図示を省略している。セル列ＣＲ１，ＣＲ２，ＣＲ３がＹ方向に並べられている。各セル列ＣＲ１，ＣＲ２，ＣＲ３では、セルＣ，Ｃ１１，Ｃ１２…等がＸ方向に並べられている。各セルＣ，…は、パッドＰＤ、ナノワイヤＮＷおよびゲート配線ＧＴを備えている。また、隣り合うセルＣ，Ｃ１１，Ｃ１２…等同士の間の境界にダミーゲート配線ＤＧが配置されている。ダミーゲート配線ＤＧは、各セル列ＣＲ１，ＣＲ２，ＣＲ３の両端にも配置されている。

図１２のレイアウトでは、パッドＰＤは規則的に配列されている。パッドＰＤは、Ｘ方向において、所定のピッチＰｐで配置されており、Ｙ方向において、一列に並んでいる。パッドＰＤのピッチＰｐは、セルＣ，Ｃ１１，Ｃ１２…等の境界においても保たれている。例えば、Ｘ方向において隣接するセルＣ１１，Ｃ１２において、そのセル境界を挟んで対向する、セルＣ１１のパッドとセルＣ１２のパッドとが、ピッチＰｐで配置されている。そして、セルＣ，Ｃ１１，Ｃ１２…等のセル幅はパッドＰＤのピッチＰｐの整数倍になっている。例えば、セルＣ３１のセル幅Ｗcell1はパッドＰＤのピッチＰｐの３倍であり、セルＣ３２のセル幅Ｗcell2はパッドＰＤのピッチＰｐの４倍である。

また、図１２のレイアウトでは、ゲート配線ＧＴおよびダミーゲート配線ＤＧは規則的に配列されている。ゲート配線ＧＴおよびダミーゲート配線ＤＧは、Ｘ方向において、所定のピッチＰｇで配置されており、Ｙ方向において、一列に並んでいる。このピッチＰｇは、パッドＰＤのピッチＰｐと等しい。

以上のように本実施形態によると、ナノワイヤＦＥＴを備えたスタンダードセル１，２において、ナノワイヤと接続されたパッドが、ナノワイヤが延びるＸ方向において所定のピッチＰｐで配置されている。そして、スタンダードセル１，２のセル幅Ｗcellは、パッドのピッチＰｐの整数倍である。このため、スタンダードセル１，２のようなスタンダードセルを配置して半導体集積回路装置のレイアウトを構成した場合において、パッドが、Ｘ方向において規則正しく配置される。したがって、ナノワイヤＦＥＴを用いた半導体集積回路装置において、パッドの配置パターンが規則的になるため、製造が容易になり、製造ばらつきが抑制され、歩留まりを向上させることができる。

また、直列に接続されたナノワイヤＦＥＴは、一方のパッドを共有して、Ｘ方向において隣接配置されている。これにより、直列接続されたナノワイヤＦＥＴが、Ｘ方向において所定のピッチＰｐで配置された３個のパッドを備えた構成によって実現される。したがって、ナノワイヤＦＥＴを用いた半導体集積回路装置において、パッドの配置パターンが規則的になるため、製造が容易になり、製造ばらつきが抑制され、歩留まりを向上させることができる。

また、並列に接続されたナノワイヤＦＥＴは、一方のパッドを共有して、Ｘ方向において隣接配置されている。これにより、並列接続されたナノワイヤＦＥＴが、Ｘ方向において所定のピッチＰｐで配置された３個のパッドを備えた構成によって実現される。したがって、ナノワイヤＦＥＴを用いた半導体集積回路装置において、パッドの配置パターンが規則的になるため、製造が容易になり、製造ばらつきが抑制され、歩留まりを向上させることができる。

なお、上の説明では、ナノワイヤは円柱状であるものとしたが、ナノワイヤの形状はこれに限られるものではない。例えば、ナノワイヤの断面形状が楕円形や長円形であってもよいし、ナノワイヤが四角柱などの角柱状であってもかまわない。

また、上の説明では、ナノワイヤＦＥＴにおいて、パッドは、Ｙ方向に複数本設けられたナノワイヤに対して、分離して、形成されるものとした。ただし、パッドは、Ｙ方向に複数本設けられたナノワイヤに対して、一体に形成される場合もある。図１３は図１のレイアウト構成例の変形例である。図１３では、パッド２１，２２，２３，２４，２５，２６は、それぞれ、Ｙ方向に４本ずつ設けられたナノワイヤ１１，１２，１３，１４に対して、一体に形成されている。

また、上の説明では、スタンダードセルにおいて、パッドの幅やパッド間隔は全て同一であるものとしたが、これに限られるものではない。例えばスタンダードセルは、幅が異なるパッドを備えていてもよいし、パッド間隔が異なっていてかまわない。この場合でも、パッドが同一ピッチで配置されていれば、規則的なパッドの配置パターンを実現することができる。また、Ｐ型トランジスタ領域とＮ型トランジスタ領域とにおいて、Ｘ方向におけるパッドの位置が一致していなくてもかまわない。ただし、一致している方が好ましい。

また、上の説明では、ゲート配線のピッチは、パッドのピッチと等しいものとしたが、これに限られるものではない。また、ゲート配線は、Ｐ型トランジスタ領域およびＮ型トランジスタ領域にわたって、Ｙ方向に直線状に延びているものとしたが、これに限られるものではない。

本開示では、ナノワイヤＦＥＴを用いた半導体集積回路装置について、製造の容易化に有効なレイアウト構成を提供するため、半導体集積回路装置の性能向上に有用である。

１，２ スタンダードセル
１１，１２，１３，１４ ナノワイヤ
２１，２２，２３，２４，２５，２６ パッド
３１，３２ ゲート配線
３１ｐ，３１ｎ，３２ｐ，３２ｎ ゲート電極
５１，５２，５３，５４，５５，５６ ナノワイヤ
６１，６２，６３，６４，６５，６６，６７，６８ パッド
７１，７２，７３ ゲート配線
７１ｐ，７１ｎ，７２ｐ，７２ｎ，７３ｐ，７３ｎ ゲート電極
１０１ 第１トランジスタ
１０２ 第２トランジスタ
１０３ パッド
１１１ 第１トランジスタ
１１２ 第２トランジスタ
１１３ パッド
Ｐ１１，Ｐ１２ ナノワイヤＦＥＴ
Ｐ２１，Ｐ２２，Ｐ２３ ナノワイヤＦＥＴ
Ｎ１１，Ｎ１２ ナノワイヤＦＥＴ
Ｎ２１，Ｎ２２，Ｎ２３ ナノワイヤＦＥＴ
ＮＷ ナノワイヤ
ＰＤ パッド
ＧＴ ゲート配線
ＤＧ ダミーゲート配線

また、スタンダードセル１には、Ｙ方向に直線状に延びる２本のゲート配線３１，３２が配置されている。ゲート配線３１は、ナノワイヤＦＥＴ Ｐ１１のゲート電極３１ｐと、ナノワイヤＦＥＴ Ｎ１１のゲート電極３１ｎとを一体に形成したものであり、ナノワイヤ１１，１３のＸ方向における所定範囲において、ナノワイヤ１１，１３の周囲を囲うように設けられている。ゲート配線３２は、ナノワイヤＦＥＴ Ｐ１２のゲート電極３２ｐと，ナノワイヤＦＥＴ Ｎ１２のゲート電極３２ｎとを一体に形成したものであり、ナノワイヤ１２，１４のＸ方向における所定範囲において、ナノワイヤ１２，１４の周囲を囲うように設けられている。また、スタンダードセル１のセル枠ＣＦの側辺に、Ｙ方向に延びるダミーゲート配線３５，３６がそれぞれ配置されている。

（スタンダードセルその２）
図７は実施形態に係る半導体集積回路装置が備えるスタンダードセルのレイアウト構成例を示す平面図である。図７に示すスタンダードセル２は、ナノワイヤＦＥＴを用いて、図８の回路図に示す３入力ＮＡＮＤゲートを構成するものである。図７では、図１と同様に、図面横方向をＸ方向（第１方向に相当）とし、図面縦方向をＹ方向（第２方向に相当）としている。なお、断面構造は、図３〜図５に示すものと同様であり、ここでは図示を省略する。

図７に示すスタンダードセル２は、６個のナノワイヤＦＥＴを備えている。すなわち、スタンダードセル２は、Ｐ型トランジスタ領域ＰＡとＮ型トランジスタ領域ＮＡとがＹ方向に並べて配置されており、Ｐ型トランジスタ領域ＰＡにＰ型のナノワイヤＦＥＴ Ｐ２１，Ｐ２２，Ｐ２３が設けられており、Ｎ型トランジスタ領域ＮＡにＮ型のナノワイヤＦＥＴ Ｎ２１，Ｎ２２，Ｎ２３が設けられている。図８の回路図に示すように、ナノワイヤＦＥＴ Ｐ２１，Ｐ２２，Ｐ２３は並列に接続されており、ナノワイヤＦＥＴ Ｎ２１，Ｎ２２，Ｎ２３は直列に接続されている。

ナノワイヤＦＥＴ Ｐ２１，Ｐ２２，Ｐ２３，Ｎ２１，Ｎ２２，Ｎ２３の上層に、金属配線層Ｍ１が構成されている。金属配線層Ｍ１において、セル枠ＣＦの上辺に、電源電位を供給する配線ＶＤＤが配置されており、セル枠ＣＦの下辺に、接地電位を供給する配線ＶＳＳが配置されている。また、金属配線層Ｍ１において、配線８１ａ〜８１ｇが形成されている。配線８１ａは、配線ＶＤＤからＹ方向下向きに延びるように形成されており、ローカル配線８５ａを介してパッド６１に接続されている。配線８１ｂは、配線ＶＤＤからＹ方向下向きに延びるように形成されており、ローカル配線８５ｂを介してパッド６３に接続されている。配線８１ｃは、配線ＶＳＳからＹ方向上向きに延びるように形成されており、ローカル配線８５ｃを介してパッド６５に接続されている。配線８１ｄは、パッド６２，６４，６８を接続するものであり、ローカル配線８５ｄを介してパッド６２に接続されており、ローカル配線８５ｅを介してパッド６４に接続されており、ローカル配線８５ｆを介してパッド６８に接続されている。配線８１ｅは，ゲート配線７１にローカル配線８５ｇを介して接続される。配線８１ｆは、ゲート配線７２にローカル配線８５ｈを介して接続される。配線８１ｇは、ゲート配線７３にローカル配線８５ｉを介して接続される。配線８１ｄ，８１ｅ，８１ｆ，８１ｇは、３入力ＮＡＮＤ回路の出力Ｙ、入力Ａ、入力Ｂ、入力Ｃにそれぞれ対応する。また、パッド６６上にローカル配線８５ｊが設けられており、パッド６７上にローカル配線８５ｋが設けられている。ローカル配線８５ｊはパッド６６に接続され、ローカル配線８５ｋはパッド６７に接続されている。

Claims (15)

1. 少なくとも１つのナノワイヤＦＥＴ（Field Effect Transistor）を備えた、少なくとも１つのスタンダードセルを備え、
   前記ナノワイヤＦＥＴは、
   第１方向に延びる、１つ、または、並列に設けられた複数の、ナノワイヤと、
   前記ナノワイヤの前記第１方向における両端にそれぞれ設けられ、下面が前記ナノワイヤの下面よりも低い位置にあり、前記ナノワイヤと接続されたパッドと、
   前記第１方向と垂直をなす第２方向に延び、前記ナノワイヤの前記第１方向における所定範囲において、前記ナノワイヤの周囲を囲うように設けられたゲート電極とを備え、
   前記スタンダードセルにおいて、前記パッドは、前記第１方向において第１ピッチで配置されており、かつ、前記スタンダードセルの前記第１方向における寸法であるセル幅は、前記第１ピッチの整数倍である
   ことを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記スタンダードセルにおいて、前記パッドの前記第１方向における寸法であるパッド幅は、同一である
   ことを特徴とする半導体集積回路装置。
3. 請求項１記載の半導体集積回路装置において、
   前記スタンダードセルにおいて、前記第１方向における前記パッド同士の間隔であるパッド間隔は、同一である
   ことを特徴とする半導体集積回路装置。
4. 請求項１記載の半導体集積回路装置において、
   前記スタンダードセルは、Ｐ型の前記ナノワイヤＦＥＴが設けられるＰ型トランジスタ領域と、Ｎ型の前記ナノワイヤＦＥＴが設けられるＮ型トランジスタ領域とが、前記第２方向に並べて配置されており、
   前記Ｐ型トランジスタ領域と前記Ｎ型トランジスタ領域とにおいて、前記第１方向における前記パッドの位置が、一致している
   ことを特徴とする半導体集積回路装置。
5. 請求項１記載の半導体集積回路装置において、
   前記スタンダードセルは、前記第１方向において隣接する第１および第２スタンダードセルを含み、
   前記第１および第２スタンダードセル間のセル境界を挟んで対向する、前記第１スタンダードセルが備える前記パッドと、前記第２スタンダードセルが備える前記パッドとは、前記第１ピッチで配置されている
   ことを特徴とする半導体集積回路装置。
6. 請求項１記載の半導体集積回路装置において、
   前記スタンダードセルにおいて、前記ゲート電極は、前記第１方向において第２ピッチで配置されており、
   前記第２ピッチは、前記第１ピッチと等しい
   ことを特徴とする半導体集積回路装置。
7. 請求項６記載の半導体集積回路装置において、
   前記スタンダードセルは、Ｐ型の前記ナノワイヤＦＥＴが設けられるＰ型トランジスタ領域と、Ｎ型の前記ナノワイヤＦＥＴが設けられるＮ型トランジスタ領域とが、前記第２方向に並べて配置されており、
   Ｐ型の前記ナノワイヤＦＥＴが備える前記ゲート電極と、Ｎ型の前記ナノワイヤＦＥＴが備える前記ゲート電極とは、一体に形成されており、かつ、前記第２方向に直線状に延びている
   ことを特徴とする半導体集積回路装置。
8. ナノワイヤＦＥＴ（Field Effect Transistor）である、第１および第２トランジスタを備え、
   前記第１および第２トランジスタは、それぞれ、
   第１方向に延びる、１つ、または、並列に設けられた複数の、ナノワイヤと、
   前記ナノワイヤの前記第１方向における両端にそれぞれ、第１ピッチで設けられ、下面が前記ナノワイヤの下面よりも低い位置にあり、前記ナノワイヤと接続された第１および第２パッドと、
   前記第１方向と垂直をなす第２方向に延び、前記ナノワイヤの前記第１方向における所定範囲において、前記ナノワイヤの周囲を囲うように設けられたゲート電極とを備え、
   前記第１および第２トランジスタは、直列に接続されており、かつ、前記第２パッドを共有して、前記第１方向において隣接配置されている
   ことを特徴とする半導体集積回路装置。
9. 請求項８記載の半導体集積回路装置において、
   前記第１トランジスタが備える前記ゲート電極と、前記第２トランジスタが備える前記ゲート電極とは、前記第１方向において第２ピッチで配置されており、
   前記第２ピッチは、前記第１ピッチと等しい
   ことを特徴とする半導体集積回路装置。
10. 請求項８記載の半導体集積回路装置において、
    前記第１および第２トランジスタは、備える前記ナノワイヤの個数が異なっている
    ことを特徴とする半導体集積回路装置。
11. 請求項８記載の半導体集積回路装置において、
    前記第１および第２トランジスタは、１つのスタンダードセルに含まれている
    ことを特徴とする半導体集積回路装置。
12. ナノワイヤＦＥＴ（Field Effect Transistor）である、第１および第２トランジスタを備え、
    前記第１および第２トランジスタは、それぞれ、
    第１方向に延びる、１つ、または、並列に設けられた複数の、ナノワイヤと、
    前記ナノワイヤの前記第１方向における両端にそれぞれ、第１ピッチで設けられ、下面が前記ナノワイヤの下面よりも低い位置にあり、前記ナノワイヤと接続された第１および第２パッドと、
    前記第１方向と垂直をなす第２方向に延び、前記ナノワイヤの前記第１方向における所定範囲において、前記ナノワイヤの周囲を囲うように設けられたゲート電極とを備え、
    前記第１および第２トランジスタは、並列に接続されており、かつ、前記第２パッドを共有して、前記第１方向において隣接配置されている
    ことを特徴とする半導体集積回路装置。
13. 請求項１２記載の半導体集積回路装置において、
    前記第１トランジスタが備える前記ゲート電極と、前記第２トランジスタが備える前記ゲート電極とは、前記第１方向において第２ピッチで配置されており、
    前記第２ピッチは、前記第１ピッチと等しい
    ことを特徴とする半導体集積回路装置。
14. 請求項１２記載の半導体集積回路装置において、
    前記第１および第２トランジスタは、備える前記ナノワイヤの個数が異なっている
    ことを特徴とする半導体集積回路装置。
15. 請求項１２記載の半導体集積回路装置において、
    前記第１および第２トランジスタは、１つのスタンダードセルに含まれている
    ことを特徴とする半導体集積回路装置。