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CN111033720B - 半导体集成电路装置 - Google Patents

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CN111033720B CN201780094261.6A CN201780094261A CN111033720B CN 111033720 B CN111033720 B CN 111033720B CN 201780094261 A CN201780094261 A CN 201780094261A CN 111033720 B CN111033720 B CN 111033720B
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Abstract

ESD保护电路(101)具有包括第一导电型鳍片(16)的第一鳍片构造部(11)和包括第二导电型鳍片(17)且与第一鳍片构造部(11)对置的第二鳍片构造部(12)。在第一布线层(M1)形成有与第一鳍片构造部(11)相连接的第一电源布线(81)和与第二鳍片构造部(12)相连接的信号布线(82)，在第二布线层(M2)形成有与第一电源布线(81)相连接的第二电源布线(6)。第二鳍片构造部(12)占据的宽度比第一鳍片构造部(11)占据的宽度大，信号布线(82)的宽度比第一电源布线(81)的宽度大。

Description

半导体集成电路装置
技术领域
本发明涉及使用鳍式FET(场效应晶体管：Field Effect Transistor)或纳米线FET的半导体集成电路装置，特别是涉及用于保护电路免受静电放电破坏的ESD(静电放电：F1lectro Static Discharge)保护电路的布置结构。
背景技术
如图14所示，ESD保护电路251、252一般分别设置于信号端子(输入输出端子)253与电源端子254之间，或者设置于信号端子253与接地端子255之间。ESD保护电路根据不同的用途使用各种不同的保护元件，因二极管的放电特性良好，故多使用二极管作为保护元件。
发明内容
-发明要解决的技术问题-
本发明的目的在于提供一种使用了具有良好的放电特性的二极管的ESD保护电路。
-用以解决技术问题的技术方案一
在本发明的第一方式中，半导体集成电路装置包括鳍式场效应晶体管，还包括静电放电保护电路。所述静电放电保护电路包括第一鳍片构造部、第二鳍片构造部、电源供给用第一电源布线、信号传输用第一信号布线以及电源供给用第二电源布线。所述第一鳍片构造部包括多个沿第一方向延伸并沿着与所述第一方向垂直的第二方向排列的第一导电型鳍片；所述第二鳍片构造部包括多个沿所述第一方向延伸并沿着所述第二方向排列的第二导电型鳍片，在所述第二方向上与所述第一鳍片构造部对置；所述电源供给用第一电源布线形成在位于所述第一鳍片构造部和所述第二鳍片构造部的上层的第一布线层，沿第三方向延伸，与所述第一鳍片构造部相连接；所述信号传输用第一信号布线形成在所述第一布线层，沿所述第三方向延伸，与所述第二鳍片构造部相连接；所述电源供给用第二电源布线形成在所述第一布线层的上层的第二布线层，沿与所述第三方向垂直的第四方向延伸，与所述第一电源布线相连接；在所述第二方向上，所述第二鳍片构造部所占据的宽度比所述第一鳍片构造部所占据的宽度大；在所述第四方向上，所述第一信号布线的宽度比所述第一电源布线的宽度大。
根据该方式，包括鳍式FET的半导体集成电路装置还包括ESD保护电路，该ESD保护电路包括第一鳍片构造部和第二鳍片构造部，该第一鳍片构造部包括多个沿第一方向延伸并沿着第二方向排列的第一导电型鳍片，所述第二鳍片构造部包括多个沿第一方向延伸并沿着第二方向排列的第二导电型鳍片。第一鳍片构造部与第一电源布线和第二电源布线相连接，第二鳍片构造部与第一信号布线相连接。第一鳍片构造部和第二鳍片构造部在第二方向上对置。而且，第二鳍片构造部占据的宽度比第一鳍片构造部占据的宽度大，第一信号布线的宽度比第一电源布线的宽度大。根据这样的结构，在发生ESD事件时，能够使大电流迅速地流到二极管，因此能够有效地抑制内部电路遭受破坏。
在本发明的第二方式中，半导体集成电路装置包括纳米线场效应晶体管，还包括静电放电保护电路，所述静电放电保护电路包括第一焊盘构造部、第二焊盘构造部、电源供给用第一电源布线、信号传输用第一信号布线以及电源供给用第二电源布线。所述第一焊盘构造部包括沿第一方向延伸并在与所述第一方向垂直的第二方向上排列有多列的第一导电型焊盘；所述第二焊盘构造部包括沿所述第一方向延伸并沿着所述第二方向排列有多列的第二导电型焊盘，在所述第二方向上与所述第一焊盘构造部对置；所述电源供给用第一电源布线形成在位于所述第一焊盘构造部和第二焊盘构造部的上层的第一布线层，沿第三方向延伸，与所述第一焊盘构造部相连接；所述信号传输用第一信号布线形成在所述第一布线层，沿所述第三方向延伸，与所述第二焊盘构造部相连接；所述电源供给用第二电源布线形成在所述第一布线层的上层的第二布线层，沿与所述第三方向垂直的第四方向延伸，与所述第一电源布线相连接；在所述第二方向上，所述第二焊盘构造部占据的宽度比所述第一焊盘构造部占据的宽度大；在所述第四方向上，所述第一信号布线的宽度比所述第一电源布线的宽度大。
根据该方式，包括纳米线FET的半导体集成电路装置包括ESD保护电路，该ESD保护电路包括第一焊盘构造部和第二焊盘构造部，该第一焊盘构造部包括沿第一方向延伸并沿着第二方向排列有多列的第一导电型焊盘，该第二焊盘构造部包括沿第一方向延伸并沿着第二方向排列有多列的第二导电型焊盘。第一焊盘构造部与第一电源布线和第二电源布线相连接，第二焊盘构造部与第一信号布线相连接。第一焊盘构造部与第二焊盘构造部在第二方向上对置。而且，第二焊盘构造部占据的宽度比第一焊盘构造部占据的宽度大，第一信号布线的宽度比第一电源布线的宽度大。根据这样的结构，在发生ESD事件时，能够使大电流迅速地流到二极管，因此能够有效地抑制内部电路遭受破坏。
在本发明的第三方式中，半导体集成电路装置包括鳍式场效应晶体管，还包括静电放电保护电路。所述静电放电保护电路包括第一鳍片构造部、第二鳍片构造部、电源供给用第一电源布线、信号传输用第一信号布线以及第二电源布线。所述第一鳍片构造部包括第一导电型鳍片和栅极，所述第一导电型鳍片有多个，都沿第一方向延伸并沿着与所述第一方向垂直的第二方向排列，所述栅极以沿所述第二方向延伸的方式形成在鳍片上。所述第二鳍片构造部包括第二导电型鳍片和栅极，所述第二导电型鳍片有多个，都沿所述第一方向延伸并沿着所述第二方向排列，所述栅极以沿所述第二方向延伸的方式形成在鳍片上，在所述第二方向上所述第二鳍片构造部与所述第一鳍片构造部对置。所述电源供给用第一电源布线形成在位于所述第一鳍片构造部和第二鳍片构造部的上层的第一布线层，沿第三方向延伸，与所述第一鳍片构造部相连接。所述信号传输用第一信号布线形成在所述第一布线层，沿所述第三方向延伸，与所述第二鳍片构造部相连接。所述第二电源布线形成在所述第一布线层的上层的第二布线层，沿与所述第三方向垂直的第四方向延伸，与所述第一电源布线相连接。所述第二鳍片构造部的栅极处于浮置状态。
根据该方式，包括鳍式FET的半导体集成电路装置包括ESD保护电路，该ESD保护电路包括第一鳍片构造部和第二鳍片构造部，第一鳍片构造部包括多个沿第一方向延伸并沿着第二方向排列的第一导电型鳍片以及多个沿第一方向延伸并沿着第二方向排列的第二导电型鳍片。第一鳍片构造部与第一电源布线和第二电源布线相连接，第二鳍片构造部与第一信号布线相连接。第一鳍片构造部与第二鳍片构造部在第二方向上对置。而且，在第二鳍片构造部中，以沿第二方向延伸的方式形成在鳍片上的栅极处于浮置状态。根据这样的结构，能够抑制信号布线的负荷电容的增加并实现ESD保护功能。
一发明的效果-
根据本发明，ESD保护电路在发生ESD事件时能够使大电流迅速地流到二极管，因此能够有效地抑制内部电路遭受破坏。
附图说明
图1是示意性地示出实施方式的半导体集成电路装置的整体结构的俯视图；
图2是图1的信号IO单元的简易构成图；
图3是示出第一实施方式的VDDIO用ESD部的构成的图；
图4是示出第一实施方式的VSS用ESD部的构成的图；
图5是示出第一实施方式的变形例1的VDDIO用ESD部的构成的图；
图6是示出第一实施方式的变形例2的VDDIO用ESD部的构成的图；
图7是图6的构成的详图；
图8中的(a)、(b)是图7的构成的剖视图；
图9是示出第一实施方式的变形例3的VDDIO用ESD部的构成的图；
图10是示出第二实施方式的VDDIO用ESD部的构成的图；
图11是示出第三实施方式的VDDIO用ESD部的构成的图；
图12是示出第三实施方式的变形例1的VDDIO用ESD部的构成的图；
图13是示出第四实施方式的VDDIO用ESD部的构成的图；
图14是示出信号端子与ESD保护电路之间的关系的电路图；
图15是示出鳍式FET的基本构造的示意图；
图16是示出纳米线FET的基本构造的示意图；
图17是示出纳米线FET的基本构造的示意图。
具体实施方式
下面参照附图对实施方式进行说明。
近年来，在半导体器件领域提出利用鳍片构造的FET(以下称为鳍式FET)。图15是示出鳍式FET的概略的示意图。与二维构造的FET不同，源极和漏极具有被称为鳍片的隆起的立体构造。而且以包围该鳍片的方式配置有栅极。利用该鳍片构造，在鳍片的3个面都形成有沟道区域，因此与以往相比沟道的控制性大幅改善。因此，能够获得减小漏泄功率、提高导通电流以及减小工作电压等效果，半导体集成电路的性能提高。
需要说明的是，鳍式FET是一种具有立体扩散层部的所谓的三维晶体管器件。除此以外，三维晶体管器件还具有例如被称为纳米线FET的构造。
图16是示出纳米线FET的基本构造例(也称为栅绕式(GAA：Gate All Around)构造)的示意图。纳米线FET是使用了供电流流动的细线(纳米线)的FET。纳米线由例如硅形成。如图14所示，纳米线形成为：在基板上沿水平方向即与基板平行延伸，其两端与成为纳米线FET的源极区域和漏极区域的构造物相连接。在本申请说明书中，将纳米线FET中与纳米线的两端相连接且成为纳米线FET的源极区域和漏极区域的构造物称为焊盘(pad)。图16中，在硅基板上形成有STI(Shallow Trench Isolation)，在纳米线的下方(加了斜线的部分)硅基板露出。需要说明的是，实际上存在加了斜线的部分被热氧化膜等覆盖的情况，但在图16中，为简化而省略图示热氧化膜等。
纳米线的周围隔着氧化硅膜等绝缘膜被由例如多晶硅形成的栅极电极绕一圈包围起来。焊盘和栅极电极形成在基板表面上。根据该构造，因为纳米线的沟道区域的上部、两侧部以及下部全部被栅极电极包围起来，所以能够在沟道区域产生均匀的电场。FET的开关特性因此而良好。
需要说明的是，焊盘中的至少连接有纳米线的部分成为源极区域/漏极区域，但有时候连接有纳米线的部分以下的部分未必会成为源极区域/漏极区域。而且，有时候纳米线的一部分(未被栅极电极包围起来的部分)会成为源极区域/漏极区域。
图16中，沿纵向即与基板垂直的方向配置有两条纳米线。但是沿纵向配置的纳米线的条数并不限于两条，也可以是一条，还可以沿纵向排列配置三条以上。图16中，最上面一条纳米线的上端与焊盘的上端高度齐平。不过，并非需要它们的高度齐平，焊盘的上端比最上面的纳米线的上端高也无妨。
也存在图17所示的情况，即在基板的上表面上形成有OX(Buried Oxide)，在该BOX上形成有纳米线FET。
(第一实施方式)
图1是示意性地示出实施方式的半导体集成电路装置(半导体芯片)的整体构成的俯视图。图1的横向设为X方向，将图1的纵向设为Y方向(下同)。图1所示的半导体集成电路装置1包括形成有内部核心电路的核心区域2和设置于核心区域2的周围且形成有接口电路(IO电路)的IO区域3。在IO区域3，以包围半导体集电路装置1的周边部的方式设置有IO单元列5。在图1中，简化图示，在IO单元列5排列有构成接口电路的多个IO单元10。
在此，IO单元10包括进行信号的输入输出或者进行输入输出的信号IO单元、用于供给接地电位(电源电压VSS)的电源IO单元以及用于主要向IO区域3供给电源(电源电压VDDIO)的电源IO单元。例如，VDDIO为3.3V。在图1中，在核心区域2的右侧配置有信号输入输出用的IO单元10A，在核心区域2的下侧配置有信号输入输出用的IO单元10B。
在IO区域3设置有沿IO单元10排列的方向延伸的电源布线6、7。电源布线6、7在半导体集成电路装置1的周边部呈环状形成(亦称为环形电源布线)。电源布线6供给VDDIO，电源布线7供给VSS。需要说明的是，在图1中，将电源布线6、7分别图示为单一布线，实际上电源布线6、7有时分别由多条布线构成。此外，在半导体集成电路装置1中配置有多个外部连接焊盘，在图1中省略图示。
图2是IO单元10A、10B的简易构成图。需要说明的是，在以下说明中，电源布线6、7分别由四条布线构成。如图2中(a)所示，在IO单元10A配置有沿Y方向延伸的电源布线6、7。而且在IO单元10A，在电源布线6下设置有VDDIO用ESD部101，在电源布线7下设置有VSS用ESD部102。VDDIO用ESD部101、VSS用ESD部102在IO单元10A设置于靠芯片外侧的位置。另外，如图2中(b)所示，在IO单元10B配置有沿X方向延伸的电源布线6、7。而且在IO单元10B，在电源布线6下设置有VDDIO用ESD部103，在电源布线7下设置有VSS用ESD部104。VDDIO用ESD部103、VSS用ESD部104在IO单元10B设置于靠芯片外侧的位置。
在本实施方式中，半导体集成电路装置1包括鳍式FET。下面，以图2中(a)所示的IO单元10A中的VDDIO用ESD部101、VSS用ESD部102为例，说明本实施方式中的ESD保护电路的构成。
图3是示出本实施方式的VDDIO用ESD部101的构成的图。在图3中，11、13、15是包括N导电型鳍片16的鳍片构造部。鳍片构造部11、13、15(第一鳍片构造部)分别包括四个沿X方向(相当于第一方向)延伸并沿着Y方向(相当于第二方向)排列的鳍片16。12、14是包括P导电型鳍片17的鳍片构造部。鳍片构造部12、14(第二鳍片构造部)分别包括六个沿X方向延伸并沿着Y方向排列的鳍片17。鳍片构造部12在Y方向上与鳍片构造部11、13对置，鳍片构造部14在Y方向上与鳍片构造部13、15对置。
另外，在位于鳍片16、17的上层的布线层M1，形成有沿X方向(相当于第三方向)延伸的布线81、82、83、84、85。布线81形成于鳍片构造部11上，与鳍片构造部11相连接。同样，布线82、83、84、85分别形成于鳍片构造部12、13、14、15上，与鳍片构造部12、13、14、15相连接。需要说明的是，布线层M1的布线与鳍片构造部经由未图示的接触件、本地布线相连接。
另外，在布线层M1的上层的布线层M2，构成上述电源布线6的四条布线61、62、63、64(第二电源布线)形成为沿Y方向(相当于第四方向)延伸。布线61、62、63、64经由接触件18与布线层M1的布线81、83、85(第一电源布线)相连接。在本实施方式中，布线层M1的布线81、82、83、84、85延伸的方向与鳍片16、17延伸的方向相同(都为X方向)，布线层M2的布线61、62、63、64延伸的方向与鳍片16、17排列的方向相同(都为Y方向)。
电源电压VDDIO从构成电源布线6的布线61、62、63、64经由布线81、83、85供给鳍片构造部11、13、15。输入输出信号从与芯片外部连接的外部焊盘部(未图示)经由布线82、84(第一信号布线)供给鳍片构造部12、14。
在此，在沿Y方向对置的鳍片构造部11与鳍片构造部12之间形成有二极管。同样，在对置的鳍片构造部12与鳍片构造部13之间、对置的鳍片构造部13与鳍片构造部14之间、对置的鳍片构造部14与鳍片构造部15之间形成有二极管。利用这些二极管，能够实现ESD保护功能。
而且，在图3的构成中，接收输入输出信号的鳍片构造部12、14的鳍片17的个数(在此为六个)比接收电源功率的鳍片构造部11、13、15的鳍片16的个数(在此为四个)多，在Y方向上，鳍片构造部12、14占据的宽度比鳍片构造部11、13、15占据的宽度大。另外，在Y方向上，作为信号布线的布线82、84的宽度比作为电源布线的布线81、83、85的宽度大。根据这样的结构，在发生ESD事件时，能够使大电流迅速地流到二极管，因此能够有效地抑制内部电路遭受破坏。
图4是示出本实施方式的VSS用ESD部102的构成的图。关于图4所示的VSS用ESD部102的构成，电源电压为VSS，鳍片构造部的导电类型(P/N)相反，其他方面都与图3所示的VDDIO用ESD部101的构成相同。也就是说，在图4中，21、23、25为包括P导电型鳍片26的鳍片构造部。鳍片构造部21、23、25(第一鳍片构造部)分别包括四个沿X方向(相当于第一方向)延伸并沿着Y方向(相当于第二方向)排列的鳍片26。22、24为包括N导电型鳍片27的鳍片构造部。鳍片构造部22、24(第二鳍片构造部)分别包括六个沿X方向延伸并沿着Y方向排列的鳍片27。在Y方向上，鳍片构造部22与鳍片构造部21、23对置；在Y方向上，鳍片构造部24与鳍片构造部23、25对置。
另外，在鳍片26、27的上层的布线层M1，形成有沿X方向(相当于第三方向)延伸的布线91、92、93、94、95。布线91形成于鳍片构造部21，与鳍片构造部21相连接。同样，布线92、93、94、95分别形成于鳍片构造部22、23、24、25，与鳍片构造部22、23、24、25相连接。
另外，在布线层M1的上层的布线层M2，构成上述电源布线7的四条布线71、72、73、74(第二电源布线)形成为沿Y方向(相当于第四方向)延伸。布线71、72、73、74经由接触件18与布线层M1的布线91、93、95(第一电源布线)相连接。
接地电压VSS从构成电源布线7的布线71、72、73、74经由布线91、93、95供给鳍片构造部21、23、25。输入输出信号从与芯片外部连接的外部焊盘部(未图示)经由布线92、94(第一信号布线)供给鳍片构造部22、24。
在此，在对置的鳍片构造部21与鳍片构造部22之间形成有二极管。同样，在对置的鳍片构造部22与鳍片构造部23之间、对置的鳍片构造部23与鳍片构造部24之间、对置的鳍片构造部24与鳍片构造部25之间形成有二极管。利用这些二极管，能够实现ESD保护功能。
而且，在图4的构成中，接收输入输出信号的鳍片构造部22、24的鳍片27的个数(六个)比接收电源功率的鳍片构造部21、23、25的鳍片26的个数(四个)多，在Y方向上，鳍片构造部22、24占据的宽度比鳍片构造部21、23、25占据的宽度大。另外，在Y方向上，作为信号布线的布线92、94的宽度比作为电源布线的布线91、93、95的宽度大。根据这样的结构，在发生ESD事件时，能够使大电流迅速地流到二极管，因此能够有效地抑制内部电路遭受破坏。
<变形例1>
图5是示出变形例1的VDDIO用ESD部101的构成的图。图5的构成与图3的构成基本相同。但是，在接收输入输出信号的鳍片构造部12A、14A，鳍片17的个数比图3中的鳍片构造部12、14少。具体而言，鳍片构造部12A、14A省去Y方向上的中央部的两个鳍片，包括四个鳍片17。但是，在Y方向上，鳍片构造部12A、14A占据的宽度与图3中的鳍片构造部12、14相等。也就是说，鳍片构造部12A、14A具有鳍片间隔比鳍片构造部11、13、15的鳍片间隔大的部分。
在此，在鳍片构造部，与对置的鳍片构造部靠近的鳍片更有助于二极管形成，越远离对置的鳍片构造部，对二极管形成的帮助越小。因此，如图5的鳍片构造部12A、14A所示，即使省去与对置的鳍片构造部11、13、15分离的中央部的鳍片，也不会较大地削弱所形成的二极管的性能。另一方面，在本变形例中，与作为信号布线的布线82、84相连接的鳍片的数量少，因此对信号布线的负荷电容减少。由此而能够进行更高速的信号的输入输出，并且能够减小耗电。
<变形例2>
图6是示出变形例2的VDDIO用ESD部101的构成的图。图6的构成与图3的构成基本相同。但是，在鳍片构造部11、13、15，在鳍片16上形成有沿Y方向延伸的栅极19a，在鳍片构造部12、14，在鳍片17上形成有沿Y方向延伸的栅极19b。也就是说，鳍片构造部11～15包括由鳍片16、17和栅极19a、19b构成的、与鳍式FET相同的构造。
图7是示出图6的构成中的布线层M1的下层的构成的详情的图。在图7中，示出用于将鳍片16、17、栅极19与布线层M1的布线相连接的本地布线86、87、88。另外，图8是图7的构成的示意剖视图，图8中(a)是鳍片构造部11的线A-A处的剖视图，图8中(b)是鳍片构造部12的线B-B处的剖视图。
在鳍片构造部11、13、15，沿X方向延伸的本地布线86将鳍片16和栅极19a与布线层M1的布线81、83、85连接起来。另外，沿Y方向延伸的本地布线87将鳍片16与布线层M1的布线81、83、85连接起来。另外，在鳍片构造部12、14，沿Y方向延伸的本地布线88将鳍片17与布线层M1的布线82、84连接起来。栅极19b没有与本地布线相连接，没有与布线层M1的布线82、84相连接。也就是说，在鳍片构造部11、13、15，施加于鳍片16的电源电压VDDIO也施加于栅极19a。另一方面，在鳍片构造部12、14，栅极19b处于浮置状态。
根据这样的结构，利用与半导体集成电路装置1的其他部分的鳍式FET相同的工序能够形成VDDIO用ESD部101。而且，能够抑制栅极的疏密的差别，能够提高栅极形状的成品尺寸的精度。
需要说明的是，栅极19a、19b的下部可以掺杂导电型与位于其下的鳍片16、17相同的杂质。由此而会更加提高所形成的二极管的能力。另外，在图6的构成中，N导电型鳍片构造部11、13、15的栅极19a与P导电型鳍片构造部12、14的栅极19b在X方向上的位置对齐。但是，栅极19a、19b在X方向上的位置也可以不对齐。但是，在栅极19a、19b的下部没有掺杂杂质的情况下，在N导电型鳍片构造部11、13、15和P导电型鳍片构造部12、14处，栅极19a、19b在X方向上的位置对齐会更加提高二极管的能力。
另外，在图6的构成中，在鳍片构造部11、13、15，对栅极19a施加电源电压VDDIO，但也可以使栅极19a为浮置状态。另外，在鳍片构造部12、14，栅极19b处于浮置状态，但也可以例如将与鳍片17相同的输入输出信号供给栅极。但是，栅极19b处于浮置状态不会增加对作为信号布线的布线82、84的负荷电容，因此更加优选。需要说明的是，可以将其他电源等与栅极19b连接起来，以免增加对信号布线的负荷电容。
(变形例3)
图9是示出变形例3的VDDIO用ESD部101的构成的图。图9的构成与图3的构成基本相同。但是，在接收输入输出信号的鳍片构造部12、14的X方向上的两端设置有由多个N导电型鳍片16构成的鳍片构造部41、42、43、44。而且，在布线层M1，在鳍片构造部41、42、43、44上设置有布线51、52、53、54。布线51、52、53、54与配置于鳍片构造部11、13、15上的布线81、83、85相连接。
根据这样的结构，在鳍片构造部12与鳍片构造部41、42之间也形成有二极管，在鳍片构造部14与鳍片构造部43、44之间也形成有二极管。由此而能够进一步增强ESD保护功能。
需要说明的是，在图9的构成中，在接收输入输出信号的鳍片构造部12、14的X方向上的两端形成有由多个N导电型鳍片16构成的鳍片构造部41、42、43、44，但也可以构成为在接收输入输出信号的鳍片构造部12、14的X方向的任一端设置有由多个N导电型鳍片16构成的鳍片构造部。
需要说明的是，上述变形例1～3可以用于图4的VSS用ESD部102的构成。另外，上述变形例1～3也可以组合起来用于VDDIO用ESD部101、VSS用ESD部102的构成。
(第二实施方式)
第二实施方式的半导体集成电路装置的整体构成如图1所示。在本实施方式中，与第一实施方式相同，半导体集成电路装置1包括鳍式FET。下面在此，以图2中(b)所示的IO单元10B中的VDDIO用ESD部103、VSS用ESD部104为例，说明本实施方式中的ESD保护电路的构成。
在鳍式FET的制造工序中，一般需要在整个半导体芯片统一鳍片的方向。因此，在IO单元10B，鳍片配置为沿X方向延伸。因此，在本实施方式中，鳍片延伸的方向与布线延伸的方向之间的关系与第一实施方式不同。
图10是示出本实施方式的VDDIO用ESD部103的构成的图。在图10中，31、33、35是包括N导电型鳍片36的鳍片构造部。鳍片构造部31、33、35(第一鳍片构造部)分别包括四个沿X方向(相当于第一方向)延伸并沿着Y方向(相当于第二方向)排列的鳍片36。鳍片构造部32、34是包括P导电型鳍片37的鳍片构造部。鳍片构造部32、34(第二鳍片构造部)分别包括六个沿X方向延伸并沿着Y方向排列的鳍片37。在Y方向上，鳍片构造部32与鳍片构造部31、33对置，在Y方向上，鳍片构造部34与鳍片构造部33、35对置。
另外，在位于鳍片36、37的上层的布线层M1，形成有沿Y方向(相当于第三方向)延伸的布线191、192、193、194、195。布线191、193、195(第一电源布线)与鳍片构造部31、33、35相连接。布线192、194(第一信号布线)与鳍片构造部32、34相连接。布线层M1的布线与鳍片构造部经由由接触件、本地布线构成的连接部39相连接。需要说明的是，在图10中用虚线矩形示出连接部39，但这是示意性地示出连接部39的存在，连接部39的形状任意。
另外，在布线层M1的上层的布线层M2，构成上述电源布线6的四条布线61、62、63、64形成为沿X方向(相当于第四方向)延伸。布线61、62、63、64(第二电源布线)经由接触件38与布线层M1的布线191、193、195相连接。布线层M1的布线191、192、193、194、195延伸的方向与鳍片36、37排列的方向相同(都为Y方向)，布线层M2的布线61、62、63、64延伸的方向与鳍片36、37延伸的方向相同(都为X方向)。
电源电压VDDIO从构成电源布线6的61、62、63、64经由布线191、193、195供给鳍片构造部31、33、35。输入输出信号从与芯片外部连接的外部焊盘部(未图示)经由布线192、194供给鳍片构造部32、34。
在此，在沿Y方向对置的鳍片构造部31与鳍片构造部32之间形成有二极管。同样，在对置的鳍片构造部32与鳍片构造部33之间、对置的鳍片构造部33与鳍片构造部34之间、对置的鳍片构造部34与鳍片构造部35之间形成有二极管。利用这些二极管，能够实现ESD保护功能。
而且，在图10的构成中，接收输入输出信号的鳍片构造部32、34的鳍片37的个数(在此为六个)比接收电源功率的鳍片构造部31、33、35的鳍片36的个数(在此为四个)多，在Y方向上，鳍片构造部32、34占据的宽度比鳍片构造部31、33、35占据的宽度大。另外，在X方向上，作为信号布线的布线192、194的宽度比作为电源布线的布线191、193、195的宽度大。根据这样的结构，在发生ESD事件时，能够使大电流迅速地流到二极管，因此能够有效地抑制内部电路遭受破坏。
另外，通过在左右边用的IO单元(例如IO单元10A)和上下边用的IO单元(例如IO单元10B)统一鳍片延伸的方向，能够减少设计工时。
另外，第一实施方式中示出的变形例1～3也能够用于图10的VDDIO用ESD部103的构成。也就是说，可以与变形例1一样，在鳍片构造部32、34，减少鳍片的个数。另外，还可以与变形例2一样，在鳍片构造部31～35，在鳍片36、37上形成沿Y方向延伸的栅极。另外，还可以与变形例3一样，在鳍片构造部32、34的X方向的至少任一端设置有由多个N导电型鳍片36构成的鳍片构造部。
另外，VSS用ESD部104只要与第一实施方式中的图4的VSS用ESD部102一样，在图10的构成中，使电源电压为VSS，使鳍片构造部的导电类型(P/N)相反即可，在此省略图示。并且，可以将第一实施方式中示出的变形例1～3用于VSS用ESD部104的构成。另外，第一实施方式中示出的变形例1～3也可以组合起来用于VDDIO用ESD部103、VSS用ESD部104的构成。
(第三实施方式)
第三实施方式的半导体集成电路装置的整体构成如图1所示。在本实施方式中，半导体集成电路装置1包括纳米线FET。而且，在此以图2中(a)所示的IO单元10A中的VDDIO用ESD部101、VSS用ESD部102为例，说明本实施方式中的ESD保护电路的构成。
图11是示出本实施方式的VDDIO用ESD部101的构成的图。在图11中，111、113、115是包括N导电型焊盘的焊盘构造部。焊盘构造部111、113、115(第一焊盘构造部)分别为：由在X方向(相当于第一方向)上交替着排列的纳米线141和焊盘142构成的构造体在Y方向(相当于第二方向)上排列有四列。而且，在纳米线141上设置有沿Y方向延伸的栅极143。112、114是包括P导电型焊盘的焊盘构造部。焊盘构造部112、114(第二焊盘构造部)分别为：由在X方向上交替着排列的纳米线146和焊盘147构成的构造体在Y方向上排列有六列。而且，在纳米线146上设置有沿Y方向延伸的栅极148。在Y方向上，焊盘构造部112与焊盘构造部111、113对置，焊盘构造部114与焊盘构造部113、115对置。
另外，在位于焊盘142、147的上层的布线层M1，形成有沿X方向(相当于第三方向)延伸的布线81、82、83、84、85。布线81形成于焊盘构造部111上，与焊盘构造部111的焊盘142相连接。同样，布线82、83、84、85分别形成于焊盘构造部112、113、114、115上，与焊盘构造部112、113、114、115的焊盘142、147相连接。需要说明的是，布线层M1的布线与焊盘构造部的焊盘经由未图示的接触件、本地布线相连接。
另外，在布线层M1的上层的布线层M2，构成上述电源布线6的四条布线61、62、63、64(第二电源布线)形成为沿Y方向(相当于第四方向)延伸。布线61、62、63、64经由接触件18与布线层M1的布线81、83、85(第一电源布线)相连接。布线层M1的布线81、82、83、84、85延伸的方向与焊盘142、147延伸的方向相同(都为X方向)，布线层M2的布线61、62、63、64延伸的方向与焊盘142、147的列排列的方向相同(都为Y方向)。
另外，与焊盘142一样，在焊盘构造部111、113、115，栅极143也与布线81、83、85相连接。另一方面，在焊盘构造部112、114，栅极148没有与布线82、84相连接，处于浮置状态。
电源电压VDDIO从构成电源布线6的布线61、62、63、64经由布线81、83、85供给焊盘构造部111、113、115。输入输出信号从与芯片外部连接的外部焊盘部(未图示)经由布线82、84(第一信号布线)供给焊盘构造部112、114。
在此，在沿Y方向对置的焊盘构造部111与焊盘构造部112之间形成有二极管。同样，在对置的焊盘构造部112与焊盘构造部113之间、对置的焊盘构造部113与焊盘构造部114之间、对置的焊盘构造部114与焊盘构造部115之间形成有二极管。利用这些二极管，能够实现ESD保护功能。
而且，在图11的构成中，接收输入输出信号的焊盘构造部112、114的Y方向上的焊盘147的列数(在此为六列)比接收电源功率的焊盘构造部111、113、115的Y方向上的焊盘142的列数(在此为四列)多，在Y方向上，焊盘构造部112、114与据的宽度比焊盘构造部111、113、115占据的宽度大。另外，在Y方向上作为信号布线的布线82、84的宽度比作为电源布线的布线81、83、85的宽度大。根据这样的结构，在发生ESD事件时，能够使大电流迅速地流到二极管，因此能够有效地抑制内部电路遭受破坏。
另外，根据图11的构成，利用与半导体集成电路装置1的其他部分的纳米线FET相同的工序，即能够形成VDDIO用ESD部101。而且，能够抑制纳米线的疏密的差别，能够提高纳米线形状的成品尺寸的精度。
另外，在图11的构成中，在焊盘构造部111、113、115，对栅极143施加电源电压VDDIO，但可以使栅极143处于浮置状态。另外，在焊盘构造部112、114，栅极148处于浮置状态，但也可以例如向栅极148供给与焊盘147相同的输入输出信号。但是，在焊盘构造部112、114，栅极148处于浮置状态不会增加对作为信号布线的布线82、84的负荷电容，因此更加优选。需要说明的是，可以将其他电源等与栅极148相连接，以免增加对信号布线的负荷电容。
另外，VSS用ESD部102只要与第一实施方式中的图4的VSS用ESD部102一样，在图11的构成中，使电源电压为VSS，使焊盘构造部的导电类型(P/N)相反即可，在此省略图示。
(变形例1)
图12是示出变形例1的VDDIO用ESD部101的构成的图。图12的构成，相当于在图11的构成中从焊盘构造部111～115省去了纳米线141、146和栅极143、148。也就是说，在图12中，121、123、125是包括N导电型焊盘142的焊盘构造部(第一焊盘构造部)。122、124是包括P导电型焊盘147的焊盘构造部(第二焊盘构造部)。
在图12的构成中，也能够获得与图11的构成相同的作用、效果。也就是说，在图12的构成中，接收输入输出信号的焊盘构造部122、124的Y方向上的焊盘147的列数(在此为六列)比接收电源功率的焊盘构造部121、123、125的Y方向上的焊盘142的列数(在此为四列)多，在Y方向上，焊盘构造部122、124占据的宽度比焊盘构造部121、123、125占据的宽度大。另外，在Y方向上作为信号布线的布线82、84的宽度比作为电源布线的布线81、83、85的宽度大。根据这样的结构，在发生ESD事件时，能够使大电流迅速地流到二极管，因此能够有效地抑制内部电路遭受破坏。
(其他变形例)
在图11的构成中，可以省去栅极143、148。另外，在图12的构成中，可以将在X方向上分离排列的焊盘142、147变更为沿X方向延伸的较长的单一焊盘。
另外，可以将第一实施方式中示出的变形例1、3用于本实施方式。也就是说，可以与图5所示的第一实施方式的变形例1一样，在焊盘构造部112、114、122、124减少Y方向上的焊盘的列数。另外，还可以与图9所示的第一实施方式的变形例3一样，在焊盘构造部112、114、122、124的X方向的至少任一端设置包括多个N导电型焊盘的焊盘构造部。
另外，可以将上述各变形例组合应用。
(第四实施方式)
第四实施方式的半导体集成电路装置的整体构成如图1所示。与第三实施方式一样，在本实施方式中，半导体集成电路装置1包括纳米线FET。下面在此，以图2中(b)所示的IO单元10B中的VDDIO用ESD部103、VSS用ESD部104为例，说明本实施方式中的ESD保护电路的构成。
在纳米线FET的制造工序中，一般需要在整个半导体芯片统一纳米线延伸的方向。因此，在IO单元10B，纳米线配置为沿X方向延伸。因此，在本实施方式中，焊盘延伸的方向与布线延伸的方向之间的关系与第三实施方式不同。
图13是示出本实施方式的VDDIO用ESD部103的构成的图。在图13中，131、133、135是包括N导电型的纳米线FET的焊盘构造部。焊盘构造部131、133、135(第一焊盘构造部)分别为：由在X方向(第一方向)上交替着排列的纳米线151和焊盘152构成的构造体在Y方向(第二方向)上排列有四列。而且，在纳米线151上设置有沿Y方向延伸的栅极153。132、134是含有P导电型纳米线FET的焊盘构造部。焊盘构造部132、134(第二焊盘构造部)分别为：由在X方向上交替着排列的纳米线156和焊盘157构成的构造体在Y方向上排列有六列。而且，在纳米线156上设置有沿Y方向延伸的栅极158。在Y方向上，焊盘构造部132与焊盘构造部131、133对置，焊盘构造部134与焊盘构造部133、135对置。
另外，在位于焊盘152、157的上层布线层M1，形成有沿Y方向(相当于第三方向)延伸的布线191、192、193、194、195。布线191、193、195(第一电源布线)与焊盘构造部131、133、135的焊盘152相连接。另外，布线192、194(第一信号布线)与焊盘构造部132、134的焊盘157相连接。布线层M1的布线与焊盘构造部的焊盘经由由接触件、本地布线构成的连接部159相连接。需要说明的是，在图13中，用虚线矩形示出连接部159，但这是示意性地示出连接部159的存在，连接部159的形状任意。
另外，在布线层M1的上层的布线层M2，构成上述电源布线6的四条布线61、62、63、64(第二电源布线)形成为沿X方向(相当于第四方向)延伸。布线61、62、63、64经由接触件18与布线层M1的布线191、193、195相连接。布线层M1的布线191、192、193、194、195延伸的方向与焊盘152、157的列排列的方向相同(都为Y方向)，布线层M2的布线61、62、63、64延伸的方向与焊盘152、157延伸的方向相同(都为X方向)。
电源电压VDDIO从构成电源布线6的布线61、62、63、64经由布线191、193、195供给焊盘构造部131、133、135。输入输出信号从与芯片外部连接的外部焊盘部(未图示)经由布线192、194供给焊盘构造部132、134。
在此，在沿Y方向对置的焊盘构造部131与焊盘构造部132之间，形成有二极管。同样，在对置的焊盘构造部132与焊盘构造部133之间、对置的焊盘构造部133与焊盘构造部134之间、在对置的焊盘构造部134与焊盘构造部135之间形成有二极管。利用这些二极管，能够实现ESD保护功能。
而且，在图13的构成中，接收输入输出信号的焊盘构造部132、134的Y方向上的焊盘157的列数(在此为六列)比接收电源功率的焊盘构造部131、133、135的Y方向上的焊盘152的列数(在此为四列)多，在Y方向上，焊盘构造部132、134占据的宽度比焊盘构造部131、133、135占据的宽度大。另外，在X方向上，作为信号布线的布线192、194的宽度比作为电源布线的布线191、193、195的宽度大。根据这样的结构，在发生ESD事件时，能够使大电流迅速地流到二极管，因此能够有效地抑制内部电路遭受破坏。
另外，通过在左右边用的IO单元(例如IO单元10A)和上下边用的IO单元(例如IO单元10B)统一纳米线和焊盘延伸的方向，能够减少设计工时。
另外，第三实施方式中示出的变形例也能够用于图13的VDDIO用ESD部103的构成。也就是说，可以在焊盘构造部131～135，省去栅极153、158。或者也可以在焊盘构造部131～135省去纳米线151、156以及栅极153、158。或者还可以在焊盘构造部131～135省去纳米线151、156以及栅极153、158，将在X方向上分离着排列的焊盘152、157变更为沿X方向延伸的较长的焊盘。
另外，可以将第一实施方式中示出的变形例1、3用于本实施方式。也就是说，可以与图5所示的第一实施方式的变形例1一样，在焊盘构造部132、134减少Y方向上的焊盘的列数。另外，还可以与图9所示的第一实施方式的变形例3一样，在焊盘构造部132、134的X方向的至少任一端设置包括多个N导电型焊盘的焊盘构造部。
另外，VSS用ESD部104只要与第一实施方式中的图4的VSS用ESD部102一样，在图13的构成中，使电源电压为VSS，使焊盘构造部的导电类型(P/N)相反即可，在此省略图示。并且，也可以将第三实施方式中示出的变形例、第一实施方式中示出的变形例1、3用于VSS用ESD部104的构成。
另外，还可以将上述各变形例组合应用。
需要说明的是，鳍片构造部所包括的鳍片的个数、焊盘构造部所包括的焊盘的个数并不局限于上述实施方式中示出的数量。另外，供形成信号布线的布线层并不局限于布线层M1，另外，也可以在多个布线层形成信号布线。另外，供形成环形电源布线的布线层并不局限于布线层M2，只要是供形成信号布线的布线层的上层的布线层即可。另外，环形电源布线可以形成于多个布线层。由此，环形电源布线的电阻值下降，ESD耐性提高。
-符号说明-
1 半导体集成电路装置
6、61、62、63、64 电源布线(第二电源布线)
7、71、72、73、74 电源布线(第二电源布线)
11、13、15 鳍片构造部(第一鳍片构造部)
12、14 鳍片构造部(第二鳍片构造部)
16、17 鳍片
19a、19b 栅极
21、23、25 鳍片构造部(第一鳍片构造部)
22、24 鳍片构造部(第二鳍片构造部)
26、27 鳍片
31、33、35 鳍片构造部(第一鳍片构造部)
32、34 鳍片构造部(第二鳍片构造部)
41、42、43、44 鳍片构造部(第三鳍片构造部)
81、83、85 布线(第一电源布线)
82、84 布线(第一信号布线)
91、93、95 布线(第一电源布线)
92、94 布线(第一信号布线)
101、103 VDDIO用ESD部(ESD保护电路)
102、104 VSS用ESD部(ESD保护电路)
111、113、115、121、123、125、131、133、135 焊盘构造部(第一焊盘构造部)
112、114、122、124、132、134 焊盘构造部(第二焊盘构造部)
141、146、151、156 纳米线
142、147、152、157 焊盘
143、148、153、158 栅极
191、193、195 布线(第一电源布线)
192、194 布线(第一信号布线)

Claims (14)

1.一种半导体集成电路装置，包括鳍式场效应晶体管，还包括静电放电保护电路，其特征在于：
所述静电放电保护电路包括第一鳍片构造部、第二鳍片构造部、电源供给用第一电源布线、信号传输用第一信号布线以及电源供给用第二电源布线，
所述第一鳍片构造部包括多个沿第一方向延伸并沿着与所述第一方向垂直的第二方向排列的第一导电型鳍片，
所述第二鳍片构造部包括多个沿所述第一方向延伸并沿着所述第二方向排列的第二导电型鳍片，且在所述第二方向上与所述第一鳍片构造部对置，
所述电源供给用第一电源布线形成在位于所述第一鳍片构造部和所述第二鳍片构造部的上层的第一布线层，沿第三方向延伸，与所述第一鳍片构造部相连接，
所述信号传输用第一信号布线形成在所述第一布线层，沿所述第三方向延伸，与所述第二鳍片构造部相连接，
所述电源供给用第二电源布线形成在所述第一布线层的上层的第二布线层，沿与所述第三方向垂直的第四方向延伸，与所述第一电源布线相连接，
在所述第二方向上，所述第二鳍片构造部所占据的宽度比所述第一鳍片构造部所占据的宽度大，
在所述第四方向上，所述第一信号布线的宽度比所述第一电源布线的宽度大。
2.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述第三方向与所述第一方向相同，所述第四方向与所述第二方向相同。
3.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述第三方向与所述第二方向相同，所述第四方向与所述第一方向相同。
4.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述第二鳍片构造部的鳍片的个数比所述第一鳍片构造部的鳍片的个数多。
5.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述第一鳍片构造部和所述第二鳍片构造部分别包括在鳍片上以沿所述第二方向延伸的方式形成的栅极。
6.根据权利要求5所述的半导体集成电路装置，其特征在于：
所述第二鳍片构造部的栅极处于浮置状态。
7.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述静电放电保护电路包括第三鳍片构造部，
所述第三鳍片构造部配置在所述第二鳍片构造部的所述第一方向的至少任一端，且包括多个沿所述第一方向延伸并沿着所述第二方向排列的所述第一导电型鳍片，
电源电压经由所述第一电源布线和第二电源布线供给所述第三鳍片构造部。
8.一种半导体集成电路装置，包括纳米线场效应晶体管，还包括静电放电保护电路，其特征在于：
所述静电放电保护电路包括第一焊盘构造部、第二焊盘构造部、电源供给用第一电源布线、信号传输用第一信号布线以及电源供给用第二电源布线，
所述第一焊盘构造部包括沿第一方向延伸并沿着与所述第一方向垂直的第二方向排列有多列的第一导电型焊盘，
所述第二焊盘构造部包括沿所述第一方向延伸并沿着所述第二方向排列有多列的第二导电型焊盘，在所述第二方向上所述第二焊盘构造部与所述第一焊盘构造部对置，
所述电源供给用第一电源布线形成在位于所述第一焊盘构造部和第二焊盘构造部的上层的第一布线层，沿第三方向延伸，与所述第一焊盘构造部相连接，
所述信号传输用第一信号布线形成在所述第一布线层，沿所述第三方向延伸，与所述第二焊盘构造部相连接，
所述电源供给用第二电源布线形成在所述第一布线层的上层的第二布线层，沿与所述第三方向垂直的第四方向延伸，与所述第一电源布线相连接，
在所述第二方向上，所述第二焊盘构造部占据的宽度比所述第一焊盘构造部占据的宽度大，
在所述第四方向上，所述第一信号布线的宽度比所述第一电源布线的宽度大。
9.根据权利要求8所述的半导体集成电路装置，其特征在于：
所述第三方向与所述第一方向相同，所述第四方向与所述第二方向相同。
10.根据权利要求8所述的半导体集成电路装置，其特征在于：
所述第三方向与所述第二方向相同，所述第四方向与所述第一方向相同。
11.根据权利要求8所述的半导体集成电路装置，其特征在于：
所述第二焊盘构造部在所述第二方向上的焊盘的列数比所述第一焊盘构造部的焊盘的列数多。
12.根据权利要求9所述的半导体集成电路装置，其特征在于：
所述第一焊盘构造部和所述第二焊盘构造部分别包括构造体和栅极，所述构造体由在所述第一方向上交替着排列的所述焊盘和纳米线构成，所述栅极形成为包围所述纳米线且沿所述第二方向延伸。
13.根据权利要求12所述的半导体集成电路装置，其特征在于：
所述第二焊盘构造部的栅极处于浮置状态。
14.一种半导体集成电路装置，包括鳍式场效应晶体管，还包括静电放电保护电路，其特征在于：
所述静电放电保护电路包括第一鳍片构造部、第二鳍片构造部、电源供给用第一电源布线、信号传输用第一信号布线以及第二电源布线，
所述第一鳍片构造部包括第一导电型鳍片和栅极，所述第一导电型鳍片有多个，都沿第一方向延伸并沿着与所述第一方向垂直的第二方向排列，所述栅极以沿所述第二方向延伸的方式形成在鳍片上，
所述第二鳍片构造部包括第二导电型鳍片和栅极，所述第二导电型鳍片有多个，都沿所述第一方向延伸并沿着所述第二方向排列，所述栅极以沿所述第二方向延伸的方式形成在鳍片上，在所述第二方向上与所述第一鳍片构造部对置，
所述电源供给用第一电源布线形成在位于所述第一鳍片构造部和第二鳍片构造部的上层的第一布线层，沿第三方向延伸，与所述第一鳍片构造部相连接，
所述信号传输用第一信号布线形成在所述第一布线层，沿所述第三方向延伸，与所述第二鳍片构造部相连接，
所述第二电源布线形成在所述第一布线层的上层的第二布线层，沿与所述第三方向垂直的第四方向延伸，与所述第一电源布线相连接，
所述第二鳍片构造部的栅极处于浮置状态。
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