JPS63309924A - アクティブマトリクス型液晶表示装置 - Google Patents
アクティブマトリクス型液晶表示装置Info
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- JPS63309924A JPS63309924A JP62145486A JP14548687A JPS63309924A JP S63309924 A JPS63309924 A JP S63309924A JP 62145486 A JP62145486 A JP 62145486A JP 14548687 A JP14548687 A JP 14548687A JP S63309924 A JPS63309924 A JP S63309924A
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Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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- G02F1/136259—Repairing; Defects
- G02F1/136263—Line defects
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は、画素を駆動するスイッチング素子の一対の出
力端子のうち一方を対応する画素電極に接続したアクテ
ィブ形式の対向マトリクス型液晶表示装置において、マ
トリクス状に配列された多数の画素のうち、同一行内で
隣接する複数個の画素で画素群を構成し、各画素群内で
隣接する二つの画素間に配設されたスイッチング素子の
他方の出力端子を、前記一方の出力端子が接続、された
画素と異なる隣接画素に接続したことにより、隣接する
走査線（スキャンバスライン）間の短絡による線欠陥を
減らすことができ、且つスイッチング素子の数を増大さ
せることなく冗長構成を可能とするものである。
力端子のうち一方を対応する画素電極に接続したアクテ
ィブ形式の対向マトリクス型液晶表示装置において、マ
トリクス状に配列された多数の画素のうち、同一行内で
隣接する複数個の画素で画素群を構成し、各画素群内で
隣接する二つの画素間に配設されたスイッチング素子の
他方の出力端子を、前記一方の出力端子が接続、された
画素と異なる隣接画素に接続したことにより、隣接する
走査線（スキャンバスライン）間の短絡による線欠陥を
減らすことができ、且つスイッチング素子の数を増大さ
せることなく冗長構成を可能とするものである。
本発明はアクティブマトリクス型液晶表示装置に係り、
特に対向マトリクス型の液晶パネルの構造に関する。
特に対向マトリクス型の液晶パネルの構造に関する。
第６図（ａ）、建）及び（Ｃ）、 （ｄ）に示す２種類
の対向マトリクス型の表示装置（前者は特開昭６０−１
０７６９０号、後者は特願昭６１−２１２６９６号に開
示されている）においては、スイッチング素子Ｔのゲー
トＧとドレインＤ間との間が短絡した場合には、第７図
（ａ）に見られる如く隣接する２つのスキャンパス９４
７３８間、またはスキャンバスラインＳＢとコモンパス
ラインＣＢとの短絡となり、単に欠陥スイッチング素子
Ｔに対応する画素Ｐの表示が異常となるだけではな（、
表示装置の線欠陥を生じる。
の対向マトリクス型の表示装置（前者は特開昭６０−１
０７６９０号、後者は特願昭６１−２１２６９６号に開
示されている）においては、スイッチング素子Ｔのゲー
トＧとドレインＤ間との間が短絡した場合には、第７図
（ａ）に見られる如く隣接する２つのスキャンパス９４
７３８間、またはスキャンバスラインＳＢとコモンパス
ラインＣＢとの短絡となり、単に欠陥スイッチング素子
Ｔに対応する画素Ｐの表示が異常となるだけではな（、
表示装置の線欠陥を生じる。
この難点を解消するため、第７図（ｂ）に見られるよう
に各画素ごとに同一データバスラインＤＢに接続するス
イッチング素子Ｔを２個ずつ設けた冗長構成とすること
により、欠陥スイッチング素子を切り離しても画素を駆
動できる構成が提案されている。しかしこの構成では、
画素Ｐの数に対し２倍の数のスイッチング素子を形成す
ることが必要となり、パターンが複雑化し、製造歩留の
低下を招く問題がある。
に各画素ごとに同一データバスラインＤＢに接続するス
イッチング素子Ｔを２個ずつ設けた冗長構成とすること
により、欠陥スイッチング素子を切り離しても画素を駆
動できる構成が提案されている。しかしこの構成では、
画素Ｐの数に対し２倍の数のスイッチング素子を形成す
ることが必要となり、パターンが複雑化し、製造歩留の
低下を招く問題がある。
このように従来のアクティブマトリクス型液晶表示装置
の構成では、線欠陥を発生しやすい問題がある。また欠
陥を修復するために冗長構成とするとスイッチング素子
の数が増大し、パターンが複雑化して製造歩留の低下を
招くという問題が発生していた。
の構成では、線欠陥を発生しやすい問題がある。また欠
陥を修復するために冗長構成とするとスイッチング素子
の数が増大し、パターンが複雑化して製造歩留の低下を
招くという問題が発生していた。
そこで本発明においては、隣接する走査線の短絡による
線欠陥を減らすことができ、スイッチング素子の数を増
大させることなく冗長構成が可能な表示装置を実現する
ことを目的とする。
線欠陥を減らすことができ、スイッチング素子の数を増
大させることなく冗長構成が可能な表示装置を実現する
ことを目的とする。
本発明は、対向マトリクス型の液晶表示装置において、
マトリクス状に配設された複数個の画素を、同一行内に
おいて隣接する少なくとも２個の画素からなる画素群が
複数群からなる構成とし、各画素群の画素対応のスイッ
チング素子のうち、画素群端部の１個を除く他のスイッ
チング素子の第２の出力端子を隣接する画素電極に接続
した構成とする。
マトリクス状に配設された複数個の画素を、同一行内に
おいて隣接する少なくとも２個の画素からなる画素群が
複数群からなる構成とし、各画素群の画素対応のスイッ
チング素子のうち、画素群端部の１個を除く他のスイッ
チング素子の第２の出力端子を隣接する画素電極に接続
した構成とする。
第１図（ａ）〜（ｄ）は本発明の原理を示す図で、（ａ
）はスイッチング素子Ｔ□の第１の出力端子Ｓを対応す
る画素電極ＰｉＪに接続し、第２の出力端子りをコモン
パスラインＣＢ、に接続した通常の対向マトリクス型液
晶パネルの構成を示し、（Ｃ）はスイッチング素子Ｔ
ｉ ｊの第２の出力端子りを次位のスキャンバスライン
ＳＢｉ、、に接続し、コモンパスラインを省略した構成
の対向マトリクス型液晶表示パネルの構成を示す。また
、（ｂ）、（５）はそれぞれ（ａ）。
）はスイッチング素子Ｔ□の第１の出力端子Ｓを対応す
る画素電極ＰｉＪに接続し、第２の出力端子りをコモン
パスラインＣＢ、に接続した通常の対向マトリクス型液
晶パネルの構成を示し、（Ｃ）はスイッチング素子Ｔ
ｉ ｊの第２の出力端子りを次位のスキャンバスライン
ＳＢｉ、、に接続し、コモンパスラインを省略した構成
の対向マトリクス型液晶表示パネルの構成を示す。また
、（ｂ）、（５）はそれぞれ（ａ）。
（Ｃ）の等価回路図である。
上記４個の図はＰ ｔｊ＋ Ｐ ｉｊ’ｌ＋ Ｐ ｉ
ｊ＊□の３個の画素をもって１個の画素群を構成した例
を示す。
ｊ＊□の３個の画素をもって１個の画素群を構成した例
を示す。
この画素群端部の画素Ｐｉｊに対応するスイッチング素
子Ｔ ｉ ｊの第２の出力端子りは、通常の対向マトリ
クス方式と同様に、（ａ）においてはコモンパスライン
ＣＢｉｊに接続し、（Ｃ）においては次位のスキャンバ
スラインＳＢｉ。１に接続している。これに対し他のス
イッチング素子Ｔ（ｊや、及びＴ工４．２の第２の出力
端子りは、同一行において隣接する画素電極Ｐｉｊ及び
ＰｉＪ。、の画素電極Ｅ ｉ ｊ及びＥ ｌ ｊ。１に
接続する。なおいずれのスイッチング素子Ｔ。
子Ｔ ｉ ｊの第２の出力端子りは、通常の対向マトリ
クス方式と同様に、（ａ）においてはコモンパスライン
ＣＢｉｊに接続し、（Ｃ）においては次位のスキャンバ
スラインＳＢｉ。１に接続している。これに対し他のス
イッチング素子Ｔ（ｊや、及びＴ工４．２の第２の出力
端子りは、同一行において隣接する画素電極Ｐｉｊ及び
ＰｉＪ。、の画素電極Ｅ ｉ ｊ及びＥ ｌ ｊ。１に
接続する。なおいずれのスイッチング素子Ｔ。
〜Ｔ ｉ ｊ ＋ ２とも、第１の出力端子Ｓは対応す
る画素電極Ｐｉ□〜Ｐ ｉｊ＋２に接続する。
る画素電極Ｐｉ□〜Ｐ ｉｊ＋２に接続する。
上記構成においては、各画素群の端部の画素に対応する
スイッチング素子Ｔ ｉ ｊを除く他のスイ。
スイッチング素子Ｔ ｉ ｊを除く他のスイ。
チング素子Ｔ ｉ ｊ ＋ １及びＴユ、□の第２の出
力端子りは、同図Φ）、 （ｄ）に見られるように、ス
イッチング素子Ｔ ｆ ｊ ＋ Ｔ ｉ ｊ。１を介し
て、対応するコモンハスラインＣＢ□、または次位のス
キャンバスラインＳＢ ｉ ｊ ＊ ＋に導出されるこ
ととなる。
力端子りは、同図Φ）、 （ｄ）に見られるように、ス
イッチング素子Ｔ ｆ ｊ ＋ Ｔ ｉ ｊ。１を介し
て、対応するコモンハスラインＣＢ□、または次位のス
キャンバスラインＳＢ ｉ ｊ ＊ ＋に導出されるこ
ととなる。
即ち画素ｐ ＝＝。＋＋Ｐｉｊ。２は、スイッチング素
子Ｔ ｉｊ＋ Ｔ（ｊ＊い Ｔ ｉ ｊ ４ ｔを介し
てコモンバスラインＣＢ、または次位のスキャンバスラ
インＳＢ、、。
子Ｔ ｉｊ＋ Ｔ（ｊ＊い Ｔ ｉ ｊ ４ ｔを介し
てコモンバスラインＣＢ、または次位のスキャンバスラ
インＳＢ、、。
に接続される。従ってスイッチング素子のオン抵抗が十
分低ければ、従来の構造と全（同様に動作することがで
きる。
分低ければ、従来の構造と全（同様に動作することがで
きる。
また上記構成では、スイッチング素子Ｔ ｉ ｊ ＊
ｌ ＋Ｔ ｉ ｊ ４ ｇは直接コモンパスラインまた
は次位のスキャンバスラインに接続されていないので、
これらに短絡が発生した場合でも、走査線とコモンパス
ライン間または２本の走査線間は短絡せず、従って線欠
陥の発生を防止できる。
ｌ ＋Ｔ ｉ ｊ ４ ｇは直接コモンパスラインまた
は次位のスキャンバスラインに接続されていないので、
これらに短絡が発生した場合でも、走査線とコモンパス
ライン間または２本の走査線間は短絡せず、従って線欠
陥の発生を防止できる。
以下本発明の実施例を図面を参照しながら説明する。
第２図（ａ）〜（ｄ）は本発明の第１及び第２の実施例
を示す図で、いずれも画素群を２個の画素で構成した例
である。
を示す図で、いずれも画素群を２個の画素で構成した例
である。
同図（ａ）は各行ごとにスキャンバスラインとコモンパ
スラインを設けた例で、（ロ）はその等価回路図である
。同図（Ｃ）はコモンパスラインを省略した方式の例で
、（ｄ）はその等価回路図である。
スラインを設けた例で、（ロ）はその等価回路図である
。同図（Ｃ）はコモンパスラインを省略した方式の例で
、（ｄ）はその等価回路図である。
ここに示す実施例は、前記第１図（ａ）〜（ｄ）に示す
例では画素群を３個の画素で構成したのに対し、２個の
画素で１個の画素群を構成した点のみが異なる。
例では画素群を３個の画素で構成したのに対し、２個の
画素で１個の画素群を構成した点のみが異なる。
上記第１図及び第２図の例は本発明の基本的な構成を示
すものであるが、第３図（ａ）〜（Ｃ）に基本構成を変
形した第３〜第５の実施例を示す。
すものであるが、第３図（ａ）〜（Ｃ）に基本構成を変
形した第３〜第５の実施例を示す。
同図（ａ）は３個の画素で画素群を構成したものである
が、行ごとに画素群の位置を変えている。
が、行ごとに画素群の位置を変えている。
同図（ロ）は２個の画素（図には画素電極Ｅ １． Ｅ
ｚのみを示す）で画素群を構成し、且つ画素群の両側
にスイッチング素子を配設した冗長構成の例である。即
ち、画素群の両側にそれぞれスイッチング素子Ｔ、、Ｔ
、を１個ずつ配置し、これの第２の出力端子りを次位の
スキャンバスラインまたはコモンパスラインに接続し、
一方、二つの画素間のスイッチング素子Ｔ２の二つの出
力端子Ｓ、Ｄは、それぞれ対応する画素電極Ｅ ＩＩ隣
接する画素電極Ｅ２に接続したものである。
ｚのみを示す）で画素群を構成し、且つ画素群の両側
にスイッチング素子を配設した冗長構成の例である。即
ち、画素群の両側にそれぞれスイッチング素子Ｔ、、Ｔ
、を１個ずつ配置し、これの第２の出力端子りを次位の
スキャンバスラインまたはコモンパスラインに接続し、
一方、二つの画素間のスイッチング素子Ｔ２の二つの出
力端子Ｓ、Ｄは、それぞれ対応する画素電極Ｅ ＩＩ隣
接する画素電極Ｅ２に接続したものである。
この構成ではどれか一つのスイッチング素子。
例えばＴ２が解放状態となった場合、或いは短絡が発生
して切り離した場合にも、各画素電極ＥｌｌＥ２には左
右のスイッチング素子Ｔ、、Ｔ３から電圧印加ができる
ため、どちらかの経路によって電圧が印加され、表示欠
陥は発生しない。つまり冗長性を有する。
して切り離した場合にも、各画素電極ＥｌｌＥ２には左
右のスイッチング素子Ｔ、、Ｔ３から電圧印加ができる
ため、どちらかの経路によって電圧が印加され、表示欠
陥は発生しない。つまり冗長性を有する。
同図（Ｃ）は、画素群を構成する画素数を行によって異
ならしめた例であって、上の行は２個、下の行は３個の
画素をもって画素群を構成し、しかも冗長構成とした例
である。
ならしめた例であって、上の行は２個、下の行は３個の
画素をもって画素群を構成し、しかも冗長構成とした例
である。
上記二つの冗長構成例を従来の画素ごとにスイッチング
素子を２個設けるのと比較すると、スイッチング素子数
がΦ）の場合は３／４、（Ｃ）の下の行の構成では２／
３と、いずれも少なくて済む。従って欠陥数の期待値が
小さいため修復を要する素子数が減少し、また開口率を
増大させることができるという利点がある。
素子を２個設けるのと比較すると、スイッチング素子数
がΦ）の場合は３／４、（Ｃ）の下の行の構成では２／
３と、いずれも少なくて済む。従って欠陥数の期待値が
小さいため修復を要する素子数が減少し、また開口率を
増大させることができるという利点がある。
第４図に前記第２図（ａ）、 （ｂ）の第３の実施例の
駆動波形とセル電圧波形を示す。
駆動波形とセル電圧波形を示す。
隣接する二つの画素ＰｉＪとＰ ｉｊ＋１のうち、例え
ば図の左側の画素Ｐ、Ｊが選択され、いま−っの画素Ｐ
！ｊ＋＋が非選択であるとする０選択時即ちスイッチ
ング素子がオンの時は、画素電極ＥｉＪには基準電圧■
ＰＪが印加され、液晶セルには ＶＬＣ，＝Ｖ、、−Ｖ
、ｊなる電圧が印加される。一方弁選択の画素Ｐｉｊ＊
ｔはスイッチング素子Ｔ ｉ ｊや、が非導通となって
隣接する画素Ｐ（Ｊと分離される。従って各液晶セル容
量によって他の液晶セルと独立なセル電圧を保持できる
。
ば図の左側の画素Ｐ、Ｊが選択され、いま−っの画素Ｐ
！ｊ＋＋が非選択であるとする０選択時即ちスイッチ
ング素子がオンの時は、画素電極ＥｉＪには基準電圧■
ＰＪが印加され、液晶セルには ＶＬＣ，＝Ｖ、、−Ｖ
、ｊなる電圧が印加される。一方弁選択の画素Ｐｉｊ＊
ｔはスイッチング素子Ｔ ｉ ｊや、が非導通となって
隣接する画素Ｐ（Ｊと分離される。従って各液晶セル容
量によって他の液晶セルと独立なセル電圧を保持できる
。
以上のように構成した本発明においては、第５図に示す
ように例えばスイッチング素子ＴｚのゲートＧと１１４
２０間が短絡した場合でも、スイッチング素子Ｔ２は直
接コモンバスＣＢに接′続されていないので、走査線Ｓ
ＢとコモンバスＣ８間の短絡とはならず、線欠陥となる
のを防ぐことができる。
ように例えばスイッチング素子ＴｚのゲートＧと１１４
２０間が短絡した場合でも、スイッチング素子Ｔ２は直
接コモンバスＣＢに接′続されていないので、走査線Ｓ
ＢとコモンバスＣ８間の短絡とはならず、線欠陥となる
のを防ぐことができる。
以上説明した如く本発明によれば、隣接する走査線の短
絡による線欠陥を減らすことができ、スイッチング素子
の数を増大させることなく冗長構成が可能となり、また
スイッチング素子数の減少等により開口率が増大すると
いう利点がある。
絡による線欠陥を減らすことができ、スイッチング素子
の数を増大させることなく冗長構成が可能となり、また
スイッチング素子数の減少等により開口率が増大すると
いう利点がある。
第１図（ａ）〜（ｄ）は本発明の第１及び第２の実施例
の説明図、 第２図（ａ）〜（ｄ）は本発明の第３及び第４の実施例
の説明図、 第３図（ａ）〜（Ｃ）は本発明の第４〜第６の実施例の
説明図、 第４図（ａ）、 Ｃｂ）は上記第３の実施例の動作説明
図、第５図は本発明の効果説明図、 第６図（ａ）〜（イ）は従来の対向マトリクス方式の説
明図、 第７図（ａ）、（ト）は従来の問題点説明図である。 図においては、Ｔはスイッチング素子、Ｇは制御電極、
Ｓ及びＤは第１及び第２の被制御電極、ＳＢはスキャン
バスライン、ＤＢはデータバスライン、ＣＢはコモンバ
スラインヲ示ス。 俸系朗娑ｔＰ端へＮｔ明四 第】図 、手金Ｔ３月ｔ−（戸′Ｍｈ八家地口月品第１図 （（＞ ＜ｄ）；
ＩＦ発明肖實掟例Ｔ！明品（予−ｒ）第２図 、Ｉ−溌朗６寛絶例杖明閃（イの２） −ト３６弓可／１１七かイＴｔ！明図 第４図 シト３δ日月／１１１未設ｅ月図 第５図 第６図
の説明図、 第２図（ａ）〜（ｄ）は本発明の第３及び第４の実施例
の説明図、 第３図（ａ）〜（Ｃ）は本発明の第４〜第６の実施例の
説明図、 第４図（ａ）、 Ｃｂ）は上記第３の実施例の動作説明
図、第５図は本発明の効果説明図、 第６図（ａ）〜（イ）は従来の対向マトリクス方式の説
明図、 第７図（ａ）、（ト）は従来の問題点説明図である。 図においては、Ｔはスイッチング素子、Ｇは制御電極、
Ｓ及びＤは第１及び第２の被制御電極、ＳＢはスキャン
バスライン、ＤＢはデータバスライン、ＣＢはコモンバ
スラインヲ示ス。 俸系朗娑ｔＰ端へＮｔ明四 第】図 、手金Ｔ３月ｔ−（戸′Ｍｈ八家地口月品第１図 （（＞ ＜ｄ）；
ＩＦ発明肖實掟例Ｔ！明品（予−ｒ）第２図 、Ｉ−溌朗６寛絶例杖明閃（イの２） −ト３６弓可／１１七かイＴｔ！明図 第４図 シト３δ日月／１１１未設ｅ月図 第５図 第６図
Claims (1)
- 対向配置された第１及び第２の透明性絶縁基板を有し、
前記第１の基板上に、マトリクス状に配設された画素電
極（Ｅ）と、行方向に走る複数個のスキャンバスライン
（ＳＢ）と、前記各画素電極（Ｅ）対応に配設され且つ
前記スキャンバスライン（ＳＢ）に接続された制御端子
（Ｇ）と対応する画素電極に接続さた第１の出力端子（
Ｓ）とを具備するスイッチング素子（Ｔ＿ｉ＿ｊ）と、
前記第２の基板上に列方向に走る複数個のデータバスラ
イン（ＤＢ）とを具備してなり、該データバスライン（
ＤＢ）と前記第１の基板上の対向する画素電極（Ｅ）と
により画素セル（Ｐ）を構成するアクティブマトリクス
型の液晶表示装置において、前記スイッチング素子（Ｔ
＿ｉ＿ｊ）の第２の出力端子（Ｄ）が、同一行内の隣接
する画素電極（Ｅ＿ｉ＿ｊ＿＋＿１）に接続された構成
を有することを特徴とするアクティブマトリクス型液晶
表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145486A JPS63309924A (ja) | 1987-06-10 | 1987-06-10 | アクティブマトリクス型液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145486A JPS63309924A (ja) | 1987-06-10 | 1987-06-10 | アクティブマトリクス型液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63309924A true JPS63309924A (ja) | 1988-12-19 |
Family
ID=15386374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62145486A Pending JPS63309924A (ja) | 1987-06-10 | 1987-06-10 | アクティブマトリクス型液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63309924A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016218466A (ja) * | 2016-08-05 | 2016-12-22 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US10281788B2 (en) | 2007-05-17 | 2019-05-07 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
-
1987
- 1987-06-10 JP JP62145486A patent/JPS63309924A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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