JPS63280544A - 折返し試験方式 - Google Patents
折返し試験方式Info
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- JPS63280544A JPS63280544A JP62116105A JP11610587A JPS63280544A JP S63280544 A JPS63280544 A JP S63280544A JP 62116105 A JP62116105 A JP 62116105A JP 11610587 A JP11610587 A JP 11610587A JP S63280544 A JPS63280544 A JP S63280544A
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- 238000012360 testing method Methods 0.000 title abstract description 19
- 238000012546 transfer Methods 0.000 claims abstract description 6
- 230000005540 biological transmission Effects 0.000 claims description 25
- 238000010998 test method Methods 0.000 claims description 5
- 238000004891 communication Methods 0.000 abstract description 12
- 238000010586 diagram Methods 0.000 description 5
- 239000003795 chemical substances by application Substances 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
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- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は時分割多重通信システムにおける回線インタ
ーフェースのコンピュータ制御による折返し試験方式に
関する。
ーフェースのコンピュータ制御による折返し試験方式に
関する。
第４図は従来の回線インターフェース部の折返し試験方
法を示し、１は回線インターフェース、２は送信制御部
、３は受信制御部、８１〜Ｓ４は択一的設定型のセレク
タスイッチ、４は外部のＬＡＮ等の回線、５は内部デー
タバス、６は異なるチャネルが割当てられた、端末イン
ターフェース（１／Ｆ）である。−の回線インターフェ
ース１に対して複数の端末１ ／ Ｆ ６ ａ〜６ｎが
時分割で接線されるようになっており、７〜１０は単方
向パンファゲートである。セレクタスイッチＳ１と８２
の一方の端子同士、又Ｓ３と８４の一方の端子同士は予
め接続されている。まず、図に示すように内部データバ
ス５側へ折返し試験を行う場合、セレクタスイッチＳ１
でバッファゲート７を、Ｓ２でバッファゲート８を、Ｓ
３でバッファゲート９で整今一方の端子を、Ｓ４で一方
の端子を選択する。これは図示外のＣＰＵからの指令に
より設定され、電子スイッチ動作でもよく、リレ式動作
でもディップスイッチの手動設定でもよい。内部データ
バス５側の所定チャネルの端末Ｉ／Ｆ６１から内部テス
ト信号が回線インターフェース１に与えられ、導通試験
や折返し試験が行われる。
法を示し、１は回線インターフェース、２は送信制御部
、３は受信制御部、８１〜Ｓ４は択一的設定型のセレク
タスイッチ、４は外部のＬＡＮ等の回線、５は内部デー
タバス、６は異なるチャネルが割当てられた、端末イン
ターフェース（１／Ｆ）である。−の回線インターフェ
ース１に対して複数の端末１ ／ Ｆ ６ ａ〜６ｎが
時分割で接線されるようになっており、７〜１０は単方
向パンファゲートである。セレクタスイッチＳ１と８２
の一方の端子同士、又Ｓ３と８４の一方の端子同士は予
め接続されている。まず、図に示すように内部データバ
ス５側へ折返し試験を行う場合、セレクタスイッチＳ１
でバッファゲート７を、Ｓ２でバッファゲート８を、Ｓ
３でバッファゲート９で整今一方の端子を、Ｓ４で一方
の端子を選択する。これは図示外のＣＰＵからの指令に
より設定され、電子スイッチ動作でもよく、リレ式動作
でもディップスイッチの手動設定でもよい。内部データ
バス５側の所定チャネルの端末Ｉ／Ｆ６１から内部テス
ト信号が回線インターフェース１に与えられ、導通試験
や折返し試験が行われる。
次に外部の回線４側へ折返し試験を行う場合、セレクタ
スイッチＳ１でバッファゲート７でない一方の端子を、
Ｓ２で一方の端子を、ｓ３でパンファゲート９を又Ｓ４
でパンファゲート１０を選択する。これにより回線イン
ターフェース１は内部データバス５から切離され、外部
の回線４側から外部テスト信号が回線インターフェース
１の内部回路に与えられ導通試験や折返し試験が行われ
る。
スイッチＳ１でバッファゲート７でない一方の端子を、
Ｓ２で一方の端子を、ｓ３でパンファゲート９を又Ｓ４
でパンファゲート１０を選択する。これにより回線イン
ターフェース１は内部データバス５から切離され、外部
の回線４側から外部テスト信号が回線インターフェース
１の内部回路に与えられ導通試験や折返し試験が行われ
る。
従来では、ＣＰＵの指示又はスイッチ操作によりマルチ
ャネルの送信データを全て折返していた。
ャネルの送信データを全て折返していた。
このためある特定チャネルを用いて通信を行っている特
定端末のデータ折返し試験のみを行うとすると、当該回
線インターフェース１を通過する全てのチャネルが折返
しになってしまった。従って同時に他のチャネルのデー
タ通信も断となり多重化の意味がなくなるという欠点が
あった。
定端末のデータ折返し試験のみを行うとすると、当該回
線インターフェース１を通過する全てのチャネルが折返
しになってしまった。従って同時に他のチャネルのデー
タ通信も断となり多重化の意味がなくなるという欠点が
あった。
この発明はこのような欠点を解決するためになされたも
ので、必要とする特定チャネルの端末のデータのみを折
返し試験し、他の通信チャネルは引続きデータ通信を継
続できる多重通信の折返し試験方式を提供することを目
的としている。
ので、必要とする特定チャネルの端末のデータのみを折
返し試験し、他の通信チャネルは引続きデータ通信を継
続できる多重通信の折返し試験方式を提供することを目
的としている。
この発明においては、内部へ′ス１９を介して回線イン
ターフェースＩＩに接続され各チャネルが割当てられる
複数の端末インターフェース２０と、この回線インター
フェース１１が接続される外部回線１８と、該回線イン
ターフェース１１に設けられる送信制御回路１２と受信
制御回路１３と、内部バス１９と送信制御回路１２との
間に設けられた第１セレクタスイッチ１４と、内部バス
１９と受信制御回路１３との間に設けられた第２セレク
タスイッチ１５と、該送信制御回路１２と外部バス１８
との間に設けられた第３セレクタスイッチ１６と、該受
信制御回路１３と外部回線１８との間に設けられた第４
セレクタスイッチ１７と、これら送信制御回路１２と受
信制御回路１３とが転送中のデータのチャネル番号を与
えるとともに、中央制御装置ＣＰＵから折返し指令が与
えられて、各第１と第２セレクタスイッチ１４．１５及
び第３と第４セレクタスイッチ１６．１７に制御信号を
出力するセレクタ制御回路２７とを備え、中央制御装置
ＣＰＵからのチャネル指定ｉを含む指令信号りに基づき
、セレクタ制御回路２７がこの指定チャネルｉとチャネ
ル番号とが一致した場合は、前記第１．第２．第３及び
第４セレクタスイ、ツチ１４〜１７を制御して、該回線
インターフェース１１を内部バス１９方へ又は外部回線
１Ｂ方への折返し回路とし、一方指定チャネルとチャネ
ル番号ｉとが不一致の場合は、該回線インターフェース
１１に外部回線１８と内部バス１９との間でデータ転送
を行わせるようにした。
ターフェースＩＩに接続され各チャネルが割当てられる
複数の端末インターフェース２０と、この回線インター
フェース１１が接続される外部回線１８と、該回線イン
ターフェース１１に設けられる送信制御回路１２と受信
制御回路１３と、内部バス１９と送信制御回路１２との
間に設けられた第１セレクタスイッチ１４と、内部バス
１９と受信制御回路１３との間に設けられた第２セレク
タスイッチ１５と、該送信制御回路１２と外部バス１８
との間に設けられた第３セレクタスイッチ１６と、該受
信制御回路１３と外部回線１８との間に設けられた第４
セレクタスイッチ１７と、これら送信制御回路１２と受
信制御回路１３とが転送中のデータのチャネル番号を与
えるとともに、中央制御装置ＣＰＵから折返し指令が与
えられて、各第１と第２セレクタスイッチ１４．１５及
び第３と第４セレクタスイッチ１６．１７に制御信号を
出力するセレクタ制御回路２７とを備え、中央制御装置
ＣＰＵからのチャネル指定ｉを含む指令信号りに基づき
、セレクタ制御回路２７がこの指定チャネルｉとチャネ
ル番号とが一致した場合は、前記第１．第２．第３及び
第４セレクタスイ、ツチ１４〜１７を制御して、該回線
インターフェース１１を内部バス１９方へ又は外部回線
１Ｂ方への折返し回路とし、一方指定チャネルとチャネ
ル番号ｉとが不一致の場合は、該回線インターフェース
１１に外部回線１８と内部バス１９との間でデータ転送
を行わせるようにした。
〔作用〕
指定チャネルと検出チャネル番号とが一致していたら第
３．第４セレクタスイッチ１６．１７にセレクタ制御回
路２７から折返し信号Ｂ＝１が与えられ、送信制御回路
１２の出力側と受信制御回路１３の入力側とが接続され
、内部バス１９方向への折返し回路を形成し、第１．第
２セレクタスイッチ１４．１５に折返し信号Ａ＝１が与
えられると、受信制御回路１３の出力側と送信制御回路
１２の入力側とが接続され、外部バス１８方向への折返
し回路が形成される。指定チャネルと転送中のデータチ
ャネル番号とが異なると、セレクタ制御回路２７はＡ＝
０．Ｂ＝Ｏの正常信号を出力し、第１〜第４セレクタス
イッチ１４〜１７は動作せずデータ転送が維持される。
３．第４セレクタスイッチ１６．１７にセレクタ制御回
路２７から折返し信号Ｂ＝１が与えられ、送信制御回路
１２の出力側と受信制御回路１３の入力側とが接続され
、内部バス１９方向への折返し回路を形成し、第１．第
２セレクタスイッチ１４．１５に折返し信号Ａ＝１が与
えられると、受信制御回路１３の出力側と送信制御回路
１２の入力側とが接続され、外部バス１８方向への折返
し回路が形成される。指定チャネルと転送中のデータチ
ャネル番号とが異なると、セレクタ制御回路２７はＡ＝
０．Ｂ＝Ｏの正常信号を出力し、第１〜第４セレクタス
イッチ１４〜１７は動作せずデータ転送が維持される。
以下この発明を図面に基づいて説明する。
第１図において、１１は回線インターフェース、１２は
送信制御回路で送信データ内の各チャネル番号を検出し
出力する。１３は受信制御回路で受信データ内の各チャ
ネル番号を検出し出力する。
送信制御回路で送信データ内の各チャネル番号を検出し
出力する。１３は受信制御回路で受信データ内の各チャ
ネル番号を検出し出力する。
１４〜１７は択一型の第１〜第４セレクタスイッチで、
１８は外部のＬＡＮ等の通信路に接続される外部との回
線、１９は内部データバスである。
１８は外部のＬＡＮ等の通信路に接続される外部との回
線、１９は内部データバスである。
２０は異なるチャネルが割当てられた端末インターフェ
ース（Ｉ ／Ｆ）で−個の回線インターフェース１１に
は内部データバス１９を介して複数の端末Ｉ／Ｆ２０ａ
〜２０ｎが時分割で接続されるようになっている。２１
〜２４は単方向パンファゲートであり、２７はセレクタ
制御回路である。
ース（Ｉ ／Ｆ）で−個の回線インターフェース１１に
は内部データバス１９を介して複数の端末Ｉ／Ｆ２０ａ
〜２０ｎが時分割で接続されるようになっている。２１
〜２４は単方向パンファゲートであり、２７はセレクタ
制御回路である。
セレクタ１４はバッファゲート２１と第２セレクタ１５
の一方の端子とを択一的に選択し送信制御回路１２に接
続する。第２セレクタ１５は受信制御回路１３をバッフ
ァゲート２２か第１セレクタ１４かのいずれかに択一的
に接続し、第３セレクタ１６は送信制御回路１２をバッ
ファゲート２３か第４セレクタ１７かのいずれかに択一
的に接続する。又第４セレクタ１７はバッファゲート２
４と第３セレクタ１６の一方の端子とを択一的に選択し
受信制御回路１３に接続する。
の一方の端子とを択一的に選択し送信制御回路１２に接
続する。第２セレクタ１５は受信制御回路１３をバッフ
ァゲート２２か第１セレクタ１４かのいずれかに択一的
に接続し、第３セレクタ１６は送信制御回路１２をバッ
ファゲート２３か第４セレクタ１７かのいずれかに択一
的に接続する。又第４セレクタ１７はバッファゲート２
４と第３セレクタ１６の一方の端子とを択一的に選択し
受信制御回路１３に接続する。
セレクタ制御回路２７は図示外のＣＰＵの指示と送信制
御回路１２及び受信制御回路１３からのチャネル番号ｃ
ｈに従い各セレクタスイッチ１４〜１７を制御する。第
１．第２セレクタスイッチ１４．１５は同一信号Ａで、
第３．第４セレクタスイッチ１６．１７は別の同一信号
Ｂで夫々制御される。
御回路１２及び受信制御回路１３からのチャネル番号ｃ
ｈに従い各セレクタスイッチ１４〜１７を制御する。第
１．第２セレクタスイッチ１４．１５は同一信号Ａで、
第３．第４セレクタスイッチ１６．１７は別の同一信号
Ｂで夫々制御される。
次に動作について第２．３図を用いて説明する。
まずＣＰＵから折返し方向信号ｈ、即ち内部バス１ａ側
へ折返すのか、外部との回線１８へ折返すのか指示され
る。又同時に折返すことを特徴とする特定のチャネル番
号ｉも指示される。次にセレクタ制御回路２７は送信制
御回路１２及び受信制御回路１３から得られるチャネル
番号ｃｈを調べ、ＣＰＵから指示されたチャネル番号ｉ
が検出されると以下に示すシーケンスで各セレクタスイ
ッチ１４〜１７を制御する。
へ折返すのか、外部との回線１８へ折返すのか指示され
る。又同時に折返すことを特徴とする特定のチャネル番
号ｉも指示される。次にセレクタ制御回路２７は送信制
御回路１２及び受信制御回路１３から得られるチャネル
番号ｃｈを調べ、ＣＰＵから指示されたチャネル番号ｉ
が検出されると以下に示すシーケンスで各セレクタスイ
ッチ１４〜１７を制御する。
まずＣＰＵから内部バス１９側への折返し信号りとチャ
ネル指定信号ｉとが与えられ、セレクタ制御回路２７は
通信中のデータのチャネル番号として、送信制御回路１
２から当該チャネル番号ｉを与えられると、第２図に示
す状Ｂｙのセレクタ信号Ａ、Ｂを出力する。このとき信
号Ａは“０″であり、第１．第２セレクタスイッチ１４
．１５は動作されず本来の接続位置を選択し、バッファ
ゲート２１と送信制御回路１２と又受信制御回路１３と
バッファ２２とが夫々接続される。
ネル指定信号ｉとが与えられ、セレクタ制御回路２７は
通信中のデータのチャネル番号として、送信制御回路１
２から当該チャネル番号ｉを与えられると、第２図に示
す状Ｂｙのセレクタ信号Ａ、Ｂを出力する。このとき信
号Ａは“０″であり、第１．第２セレクタスイッチ１４
．１５は動作されず本来の接続位置を選択し、バッファ
ゲート２１と送信制御回路１２と又受信制御回路１３と
バッファ２２とが夫々接続される。
−力信号は１”であり、第３．第４セレクタスイッチ１
６．１７は動作され、セレクタスイッチ１６は送信制御
回路１２の出力側を第４セレクタスイッチ１７の一方の
端子に接続する位置を選択する。同時に第４セレクタス
イッチ１７はこの一方の端子を受信制御回路１３の入力
側に接線する位置を選択する。このように第３図（イ）
に示すように、指定チャネル番号ｉのデータが回線イン
ターフェース１１に入力されると、指定チャネル番号ｉ
の端末１／Ｆ２０ｉと回線インターフェース１１間で折
返し試験が行われる。
６．１７は動作され、セレクタスイッチ１６は送信制御
回路１２の出力側を第４セレクタスイッチ１７の一方の
端子に接続する位置を選択する。同時に第４セレクタス
イッチ１７はこの一方の端子を受信制御回路１３の入力
側に接線する位置を選択する。このように第３図（イ）
に示すように、指定チャネル番号ｉのデータが回線イン
ターフェース１１に入力されると、指定チャネル番号ｉ
の端末１／Ｆ２０ｉと回線インターフェース１１間で折
返し試験が行われる。
次に指定チャネル番号ｉでないデータａが端末１／Ｆ２
０ａから回線インターフェース１１に入力されると、セ
レクタ制御回路２７は第２図の状態■！のセレクタ信号
Ａ、 Ｂを出力する。このとき信号Ａ、Ｂとも“０”
であり、第１〜第４セレクタスイッチ１４〜１７は動作
されず、本来の接続位置を選択し、第３図（ハ）に示す
ようにバッファゲート２１と送信制御回路１２と又送信
制御回路１２とバッファゲート２３とが接続される。
０ａから回線インターフェース１１に入力されると、セ
レクタ制御回路２７は第２図の状態■！のセレクタ信号
Ａ、 Ｂを出力する。このとき信号Ａ、Ｂとも“０”
であり、第１〜第４セレクタスイッチ１４〜１７は動作
されず、本来の接続位置を選択し、第３図（ハ）に示す
ようにバッファゲート２１と送信制御回路１２と又送信
制御回路１２とバッファゲート２３とが接続される。
同時に、バッファゲート２４と受信制御回路１３と、又
受信制御回路１３とバッファゲート２２とが接続される
。このようにして指定されないチャネルａについては本
来のデータ通信が行われる。
受信制御回路１３とバッファゲート２２とが接続される
。このようにして指定されないチャネルａについては本
来のデータ通信が行われる。
次にＣＰＵから指定チャネル番号ｉはそのままで、折返
し方向信号りを外部の回線８側へ折返す指令が入ると、
セレクタ制御回路２７は第２図の状態■のセレクタ信号
Ａ、Ｂを出力する。このとき信号は“ｌ”信号Ｂは“０
”である。従って第３、第４セレクタスイッチ１６．１
７は動作されず、本来の接続位置を選択し送信制御回路
１２の出力側とバッファゲート２３と、又バッファゲー
ト２４と受信制御回路２７の入力側とが夫々接続される
。
し方向信号りを外部の回線８側へ折返す指令が入ると、
セレクタ制御回路２７は第２図の状態■のセレクタ信号
Ａ、Ｂを出力する。このとき信号は“ｌ”信号Ｂは“０
”である。従って第３、第４セレクタスイッチ１６．１
７は動作されず、本来の接続位置を選択し送信制御回路
１２の出力側とバッファゲート２３と、又バッファゲー
ト２４と受信制御回路２７の入力側とが夫々接続される
。
一力筒１．第２セレクタスイッチ１４．１５は信号Ａに
より動作され、第２セレクタスイッチ１５は受信制御回
路１３の出力側を第１セレクタスイッチ１４の一方の端
子に、又第１セレクタスイッチ１４はこの一方の端子を
送信制御回路１２の入力側に夫々接続する位置を選択す
る。このように第３図（ロ）に示すように、指示チャネ
ル番号ｉのデータが回線インターフェース１１に入力さ
れると外部の回線１８と回線インターフェース１１間で
折返し試験が行われる。
より動作され、第２セレクタスイッチ１５は受信制御回
路１３の出力側を第１セレクタスイッチ１４の一方の端
子に、又第１セレクタスイッチ１４はこの一方の端子を
送信制御回路１２の入力側に夫々接続する位置を選択す
る。このように第３図（ロ）に示すように、指示チャネ
ル番号ｉのデータが回線インターフェース１１に入力さ
れると外部の回線１８と回線インターフェース１１間で
折返し試験が行われる。
次に指定チャネル番号ｉでないデータａが端末１ ／
Ｆ ２０ ａから回線インターフェース１１に入力され
ると、前述と同様にセレクタ信号Ａ、 Ｂとも“０”
となり、第３図（ハ）に示すように本来のデータ通信が
行われる。このようにチャネル番号に応じてきめ細かく
回線インターフェース１１の時分割による多重の回路設
定がなされるため多重通信の高能力が充分に発揮される
。
Ｆ ２０ ａから回線インターフェース１１に入力され
ると、前述と同様にセレクタ信号Ａ、 Ｂとも“０”
となり、第３図（ハ）に示すように本来のデータ通信が
行われる。このようにチャネル番号に応じてきめ細かく
回線インターフェース１１の時分割による多重の回路設
定がなされるため多重通信の高能力が充分に発揮される
。
以上説明してきたように、この発明によれば、内部バス
を介して回線インターフェースに接続され各チャネルが
割当てられる複数の端末インターフェースと、この回線
インターフェースが接続される外部バスと、該回線イン
ターフェースに設けられる送信制御回路と受信制御回路
と、内部バスと送信制御回路との間に設けられた第１セ
レクタスイッチと、内部バスと受信制御回路との間に設
けられた第２セレクタスイッチと、該送信制御回路と外
部バスとの間に設けられた第３セレクタスインチと、該
受信制御回路と外部バスとの間に設けられた第４セレク
タスイッチと、これら送信制御回路と受信制御回路とが
転送中のデータのチャネル番号を与えるとともに、中央
制御装置から折返し指令が与えられて、各第１と第２セ
レクタスイッチ及び第３と第４セレクタスイッチに制御
信号を出力するセレクタ制御回路とを備え、中央制御装
置からのチャネル指定を含む指令信号に基づき、セレク
タ制御回路がこの指定チャネルとチャネル番号とが一致
した場合は、前記第１．第２゜第３及び第４セレクタス
イッチを制御して、該回線インターフェースを内部バス
方へ又は外部回線方への折返し回路とし、一方指定チャ
ネルとチャネル番号とが不一致の場合は、該回線インタ
ーフェースに外部回線と内部バスとの間でデータ転送を
行わせるようにしたので、折返し試験を希望するチャネ
ルについてのみ回線インターフェースを切り離して折返
し試験を行い、データ転送を′ｍ、続したり他のチャネ
ルについては同一回線インターフェースを時分割で接続
でき、運用中のチャネルに支障を与えない。このように
して時分割多重通信の長所を生かして目的とするチャネ
ル別に折返し試験を分離して正確に行うことができる。
を介して回線インターフェースに接続され各チャネルが
割当てられる複数の端末インターフェースと、この回線
インターフェースが接続される外部バスと、該回線イン
ターフェースに設けられる送信制御回路と受信制御回路
と、内部バスと送信制御回路との間に設けられた第１セ
レクタスイッチと、内部バスと受信制御回路との間に設
けられた第２セレクタスイッチと、該送信制御回路と外
部バスとの間に設けられた第３セレクタスインチと、該
受信制御回路と外部バスとの間に設けられた第４セレク
タスイッチと、これら送信制御回路と受信制御回路とが
転送中のデータのチャネル番号を与えるとともに、中央
制御装置から折返し指令が与えられて、各第１と第２セ
レクタスイッチ及び第３と第４セレクタスイッチに制御
信号を出力するセレクタ制御回路とを備え、中央制御装
置からのチャネル指定を含む指令信号に基づき、セレク
タ制御回路がこの指定チャネルとチャネル番号とが一致
した場合は、前記第１．第２゜第３及び第４セレクタス
イッチを制御して、該回線インターフェースを内部バス
方へ又は外部回線方への折返し回路とし、一方指定チャ
ネルとチャネル番号とが不一致の場合は、該回線インタ
ーフェースに外部回線と内部バスとの間でデータ転送を
行わせるようにしたので、折返し試験を希望するチャネ
ルについてのみ回線インターフェースを切り離して折返
し試験を行い、データ転送を′ｍ、続したり他のチャネ
ルについては同一回線インターフェースを時分割で接続
でき、運用中のチャネルに支障を与えない。このように
して時分割多重通信の長所を生かして目的とするチャネ
ル別に折返し試験を分離して正確に行うことができる。
第１図は本発明の折返し試験装置のブロック図、第２図
はセレクタ信号の状態図、第３図は本発明の詳細な説明
するデータの方向図、第４図は従来の回線インターフェ
ースのブロック図である。 １１・・・回線インターフェース、１２・・・送信制御
回路、１３・・・受信制御回路、１４〜１７・・・セレ
クタスイッチ、１８・・・外部の回線、１９・・・内部
バス、２０・・・端末■／Ｆ１２１〜２４・・・パンフ
ァゲート、２７・・・セレクタ制御回路、Ａ、Ｂ・・・
セレクタ信号、ｈ・・・折返し方向信号、ｉ・・・折返
しチャネル番号信号。 代理人 大 岩 増 雄（ほか２名）第３図 （イ） （ロ） （ハ
）手続補正訳自鋤 １、事件の表示 特願昭６２−１１６１０５号２、
発明の名称 折返し試験方式 ３、補正をする者 代表者志岐守哉 ４、代理人 ５、補正の対象 発明の詳細な説明、図面の掴。 ６、補正の内容 ＋１１ 明細書第３頁第１１行目乃至第１３行目「バ
ッファゲート９で・−一一一一・選択する。」とあるの
を「パンファゲート９でないもう一方の端子を、Ｓ４で
バッファゲート１０でないもう一方の端子を選択する。 」と補正する。 （２）同書第３頁第１４行目乃至第１５行目「リレ式動
作」とあるのを「リレ一式動作」と補正する。 （３）同書第４頁第１行目ｒＳ２で一方の端子を、」と
あるのをｒＳ２でバフファゲート８でないもう一方の端
子を、」と補正する。 （４）同書第６頁第１３行目「措定チャネルと」とある
のを「折返し方向の指定が内部バス側でかつ指定チャネ
ルと」と補正する。 （５）同書第９頁第１９行目「−力信号は“１”であり
、」とあるのを「−力信号Ｂは“１”であり、」と補正
する。 （６） 同書第１０頁第１０行目乃至第１１行目「チ
ャネル番号ｉ・−・−・−から回線」とあるのを「チャ
ネル番号ｉでない端末Ｉ／Ｆ２０ａがらのデータが回線
」と補正する。 （７）同書第１２頁第３行目乃至第４行目「番号ｉでな
い・・−・−・インターフェース」とあるのを「番号ｉ
でないチャネル番号ａのデータが回線インターフェース
」と補正する。 （８） 図面、第１図を別紙のとおり補正する。 以上
はセレクタ信号の状態図、第３図は本発明の詳細な説明
するデータの方向図、第４図は従来の回線インターフェ
ースのブロック図である。 １１・・・回線インターフェース、１２・・・送信制御
回路、１３・・・受信制御回路、１４〜１７・・・セレ
クタスイッチ、１８・・・外部の回線、１９・・・内部
バス、２０・・・端末■／Ｆ１２１〜２４・・・パンフ
ァゲート、２７・・・セレクタ制御回路、Ａ、Ｂ・・・
セレクタ信号、ｈ・・・折返し方向信号、ｉ・・・折返
しチャネル番号信号。 代理人 大 岩 増 雄（ほか２名）第３図 （イ） （ロ） （ハ
）手続補正訳自鋤 １、事件の表示 特願昭６２−１１６１０５号２、
発明の名称 折返し試験方式 ３、補正をする者 代表者志岐守哉 ４、代理人 ５、補正の対象 発明の詳細な説明、図面の掴。 ６、補正の内容 ＋１１ 明細書第３頁第１１行目乃至第１３行目「バ
ッファゲート９で・−一一一一・選択する。」とあるの
を「パンファゲート９でないもう一方の端子を、Ｓ４で
バッファゲート１０でないもう一方の端子を選択する。 」と補正する。 （２）同書第３頁第１４行目乃至第１５行目「リレ式動
作」とあるのを「リレ一式動作」と補正する。 （３）同書第４頁第１行目ｒＳ２で一方の端子を、」と
あるのをｒＳ２でバフファゲート８でないもう一方の端
子を、」と補正する。 （４）同書第６頁第１３行目「措定チャネルと」とある
のを「折返し方向の指定が内部バス側でかつ指定チャネ
ルと」と補正する。 （５）同書第９頁第１９行目「−力信号は“１”であり
、」とあるのを「−力信号Ｂは“１”であり、」と補正
する。 （６） 同書第１０頁第１０行目乃至第１１行目「チ
ャネル番号ｉ・−・−・−から回線」とあるのを「チャ
ネル番号ｉでない端末Ｉ／Ｆ２０ａがらのデータが回線
」と補正する。 （７）同書第１２頁第３行目乃至第４行目「番号ｉでな
い・・−・−・インターフェース」とあるのを「番号ｉ
でないチャネル番号ａのデータが回線インターフェース
」と補正する。 （８） 図面、第１図を別紙のとおり補正する。 以上
Claims (1)
- 内部バスを介して回線インターフェースに接続され各チ
ャネルが割当てられる複数の端末インターフェースと、
この回線インターフェースが接続される外部バスと、該
回線インターフェースに設けられる送信制御回路と受信
制御回路と、前記内部バスと前記送信制御回路との間に
設けられた第１セレクタスイッチと、前記内部バスと前
記受信制御回路との間に設けられた第２セレクタスイッ
チと、該送信制御回路と前記外部バスとの間に設けられ
た第３セレクタスイッチと、該受信制御回路と前記外部
バスとの間に設けられた第４セレクタスイッチと、これ
ら送信制御回路と受信制御回路とが転送中のデータのチ
ャネル番号を与えるとともに、中央制御装置から折返し
指令が与えられて各第１と第２セレクタスイッチ及び第
３と第４セレクタスイッチに制御信号を出力するセレク
タ制御回路とを備え、前記中央制御装置からのチャネル
指定を含む指令信号に基づき前記セレクタ制御回路がこ
の指定チャネルと前記チャネル番号とが一致した場合は
、前記第１、第２、第３及び第４セレクタスイッチを制
御して、該回線インターフェースを内部バス方へ又は外
部バス方への折返し回路とし、一方指定チャネルと前記
チャネル番号とが不一致の場合は、該回線インターフェ
ースに外部バスと内部バスとの間でデータ転送を行わせ
るようにした折返し試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62116105A JPS63280544A (ja) | 1987-05-13 | 1987-05-13 | 折返し試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62116105A JPS63280544A (ja) | 1987-05-13 | 1987-05-13 | 折返し試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63280544A true JPS63280544A (ja) | 1988-11-17 |
Family
ID=14678821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62116105A Pending JPS63280544A (ja) | 1987-05-13 | 1987-05-13 | 折返し試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63280544A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007095276A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 直列入／出力インターフェスを有するマルチポートメモリ素子 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52129218A (en) * | 1976-04-22 | 1977-10-29 | Mitsubishi Electric Corp | Fault test system of tdma terminal station |
| JPS5483304A (en) * | 1977-12-15 | 1979-07-03 | Nec Corp | Control system for automatic circuit folding |
-
1987
- 1987-05-13 JP JP62116105A patent/JPS63280544A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52129218A (en) * | 1976-04-22 | 1977-10-29 | Mitsubishi Electric Corp | Fault test system of tdma terminal station |
| JPS5483304A (en) * | 1977-12-15 | 1979-07-03 | Nec Corp | Control system for automatic circuit folding |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007095276A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 直列入／出力インターフェスを有するマルチポートメモリ素子 |
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