JPS63247846A - 2重化デイジタル式計装・制御装置 - Google Patents
2重化デイジタル式計装・制御装置Info
- Publication number
- JPS63247846A JPS63247846A JP62079665A JP7966587A JPS63247846A JP S63247846 A JPS63247846 A JP S63247846A JP 62079665 A JP62079665 A JP 62079665A JP 7966587 A JP7966587 A JP 7966587A JP S63247846 A JPS63247846 A JP S63247846A
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Links
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- 230000009977 dual effect Effects 0.000 claims description 8
- 230000005856 abnormality Effects 0.000 claims description 5
- 238000001514 detection method Methods 0.000 claims 1
- 238000012856 packing Methods 0.000 abstract 1
- 238000004092 self-diagnosis Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
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Landscapes
- Hardware Redundancy (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ディジタル式計装・制御の2重系管理をす
る2重系ディジタル式計装・制御装置に関するものであ
る。
る2重系ディジタル式計装・制御装置に関するものであ
る。
第2図は従来の2重化ディジタル式計装・制御装置を示
すブロック図であり、図において、1a+1bi−1,
A系、B系2つの系の制御・演算部、2a。
すブロック図であり、図において、1a+1bi−1,
A系、B系2つの系の制御・演算部、2a。
2bは信号入力部、3a 、3bは制御信号出力部、4
a、4bは健全性信号(パルス信号)出力部、5a。
a、4bは健全性信号(パルス信号)出力部、5a。
5bは自己診断結果の故障−警報信号出力部、6は2重
系切換装置、7a、7bは健全性信号10a。
系切換装置、7a、7bは健全性信号10a。
10bを検出するデッドマンタイマー部、8は各デッド
マンタイマー部7a、7bでの診断結果及び故障・警報
出力11a、11bにもとづき制御出力切換指示を出力
する制御出力切換指示部である。
マンタイマー部7a、7bでの診断結果及び故障・警報
出力11a、11bにもとづき制御出力切換指示を出力
する制御出力切換指示部である。
9は制御出力切換リレー、12は切換指示信号、13a
、13bはA系およびB系の制御信号、14は最終制御
出力、15は入力信号である。また、Ua 、UbはA
系、B系の各制御ユニット、Ucは2重系切換装置6と
しての制御ユニットである。
、13bはA系およびB系の制御信号、14は最終制御
出力、15は入力信号である。また、Ua 、UbはA
系、B系の各制御ユニット、Ucは2重系切換装置6と
しての制御ユニットである。
次に動作について説明する。2重系切換装置6はA、B
各系統の健全性信号出力部4a 、4bからの健全性信
号10a 、10bを入力とする。この健全性信号10
a、10bは一定幅のパルス信号である。デッドマンタ
イマー部7a、7bは、このパルス信号を検出しておシ
、一定間隔以上パルス信号の入力がない場合、その入力
がない系(A系又はB系)は異常と判定され、故障信号
を発生する。制御出力切換指示部8は、デッドマンタイ
マー部7a、7bからの出力である上記故障信号と各系
目身の内部、すなわち故障・警報信号出力部5a・5b
で行なっている自己診断結果である故障・警報出力とに
よりその系の健全性を判定し、例えば制御系である一方
の系の制御・演算部1aが異常と判定された場合は、待
機系である他方の系の制御・演算部16への切換指示信
号12を出力する。この切換指示信号12により、制御
出力切換リレー9が切換駆動され、制御系(例えばA系
)からの制御信号13aに代えて待機系(例えばB系)
からの制御信号13bが最終制御出力14として出力さ
れる。
各系統の健全性信号出力部4a 、4bからの健全性信
号10a 、10bを入力とする。この健全性信号10
a、10bは一定幅のパルス信号である。デッドマンタ
イマー部7a、7bは、このパルス信号を検出しておシ
、一定間隔以上パルス信号の入力がない場合、その入力
がない系(A系又はB系)は異常と判定され、故障信号
を発生する。制御出力切換指示部8は、デッドマンタイ
マー部7a、7bからの出力である上記故障信号と各系
目身の内部、すなわち故障・警報信号出力部5a・5b
で行なっている自己診断結果である故障・警報出力とに
よりその系の健全性を判定し、例えば制御系である一方
の系の制御・演算部1aが異常と判定された場合は、待
機系である他方の系の制御・演算部16への切換指示信
号12を出力する。この切換指示信号12により、制御
出力切換リレー9が切換駆動され、制御系(例えばA系
)からの制御信号13aに代えて待機系(例えばB系)
からの制御信号13bが最終制御出力14として出力さ
れる。
従来の2重化ディジタル式計装・制御装置は以上のよう
に構成されているので、2重化の管理を行なう2重系切
換装置6が必要であり、上記制御・演算部ia、1bな
どを備えたA系制御ユニットUaおよびB系制御ユニッ
ト[Jbの他に、デッドマンタイマー部7a+γbや制
御出力切換指示部8を備えたもう一つの制御ユニットU
cが必要となり、盤実装の上で規制を受けることになる
などの問題点があった。
に構成されているので、2重化の管理を行なう2重系切
換装置6が必要であり、上記制御・演算部ia、1bな
どを備えたA系制御ユニットUaおよびB系制御ユニッ
ト[Jbの他に、デッドマンタイマー部7a+γbや制
御出力切換指示部8を備えたもう一つの制御ユニットU
cが必要となり、盤実装の上で規制を受けることになる
などの問題点があった。
尚、関連技術としては特開昭56−88519号が掲げ
られる。
られる。
この発明は上記のような問題点′fc解消するためにな
されたもので、2重系切換装置を省くことができるとと
もに、これによって盤内の実装効率を高めることができ
る2M化ディジタル式計装・制御装置を得ることを目的
とする。
されたもので、2重系切換装置を省くことができるとと
もに、これによって盤内の実装効率を高めることができ
る2M化ディジタル式計装・制御装置を得ることを目的
とする。
この発明に係る2重化ディジタル式計装・制御装置は、
2つの系の制御ユニットを構成する制御・演算部からの
健全性信号または故障信号にもとづいて、異常検出を行
なうデッドマンタイマー部を有するディジタル出力カー
ドを、上記制御ユニットのそれぞれに設け、上記異常検
出時に、自系の最終制御出力をカットし、他系の最終制
御出力を出力できるような構成としたものである。
2つの系の制御ユニットを構成する制御・演算部からの
健全性信号または故障信号にもとづいて、異常検出を行
なうデッドマンタイマー部を有するディジタル出力カー
ドを、上記制御ユニットのそれぞれに設け、上記異常検
出時に、自系の最終制御出力をカットし、他系の最終制
御出力を出力できるような構成としたものである。
この発明における2重化管理を行なうディジタル出力カ
ードは、制御・演算部の動作が正常で自己診断によシ故
障が発見された場合又はプログラムが暴走し自己診断不
可能となった場合、上記ディジタル出力カードに内蔵し
たデッドマンタイマー部により異常を検出し、他系に対
する健全性信号の出力を止めるとともに、自系の制御f
lffl力を制御出力力ットリレーによりカットする働
きをする。
ードは、制御・演算部の動作が正常で自己診断によシ故
障が発見された場合又はプログラムが暴走し自己診断不
可能となった場合、上記ディジタル出力カードに内蔵し
たデッドマンタイマー部により異常を検出し、他系に対
する健全性信号の出力を止めるとともに、自系の制御f
lffl力を制御出力力ットリレーによりカットする働
きをする。
以下、この発明の一実施例を図について説明する。第1
図において、16a、16bはA系、B系の各制御出力
力ットリレー、17a、17bは自己診断結果である故
障信号、18a、18bはデッドマンタイマー部7a、
7bによる健全性チェック信号、19a、19bは6系
の健全性信号、20a 、20bは制御出力カットリレ
ー駆動出力、30a、30bはディジタル出力カードで
ある。
図において、16a、16bはA系、B系の各制御出力
力ットリレー、17a、17bは自己診断結果である故
障信号、18a、18bはデッドマンタイマー部7a、
7bによる健全性チェック信号、19a、19bは6系
の健全性信号、20a 、20bは制御出力カットリレ
ー駆動出力、30a、30bはディジタル出力カードで
ある。
なお、このほかの第2図に示したものと同一の部分には
同一符号を付して、その重複する説明を省略する。
同一符号を付して、その重複する説明を省略する。
次に動作について説明する。まず、制御・演算部la、
lbからの健全性信号10a、10bは、ディジタル出
力カード30a、30bのデッドマンタイマー部7a、
7bに入力され、仮に、一定間隔以上健全性信号10a
、10bが入力されなければ、プントマンタイマ一部7
a+γbは健全性チェック信号18a、18b、つ1り
健全性がないことのデータ信号を出力する。その健全性
チェック信号18a、18bは各ディジタル出力カード
30a 、30bの各出力を全てオフする。
lbからの健全性信号10a、10bは、ディジタル出
力カード30a、30bのデッドマンタイマー部7a、
7bに入力され、仮に、一定間隔以上健全性信号10a
、10bが入力されなければ、プントマンタイマ一部7
a+γbは健全性チェック信号18a、18b、つ1り
健全性がないことのデータ信号を出力する。その健全性
チェック信号18a、18bは各ディジタル出力カード
30a 、30bの各出力を全てオフする。
このディジタル出力カード30a、30bの出力を、系
の健全性信号19a、19b、制御出力カットリレー駆
動出力20a 、20bとして使用する0例えば、A系
の健全性信号19a、制御出カカットリレー駆動出力2
0aがオンの時・B系の最終制御出力14をカットする
ため、このB系への制御出力力ットリレー駆動出力20
bをオフにする。但し、健全性信号19bだけは異常で
ない限りオンにする。ここで、A系の健全性信号19a
、制御出力力ットリレー駆動出力20aが故障信号17
a又は健全性チェック信号18aによりオフにされた場
合、B系はA系の健全性信号19aを読み取り、す早く
B系の制御出力カットリレー駆動出力20bをオンにす
る。また、A系は自己の健全性チェック信号20aによ
り、制御出力カットリレー16aをオフにする。こうし
て、A系(制御系)の故障によシ、制御系がB系へ移る
。
の健全性信号19a、19b、制御出力カットリレー駆
動出力20a 、20bとして使用する0例えば、A系
の健全性信号19a、制御出カカットリレー駆動出力2
0aがオンの時・B系の最終制御出力14をカットする
ため、このB系への制御出力力ットリレー駆動出力20
bをオフにする。但し、健全性信号19bだけは異常で
ない限りオンにする。ここで、A系の健全性信号19a
、制御出力力ットリレー駆動出力20aが故障信号17
a又は健全性チェック信号18aによりオフにされた場
合、B系はA系の健全性信号19aを読み取り、す早く
B系の制御出力カットリレー駆動出力20bをオンにす
る。また、A系は自己の健全性チェック信号20aによ
り、制御出力カットリレー16aをオフにする。こうし
て、A系(制御系)の故障によシ、制御系がB系へ移る
。
ところで、電源オン時にはA系、B系のどちらが制御系
になるかは、先にどちらが電源オンにされるかによる。
になるかは、先にどちらが電源オンにされるかによる。
すなわち、A系が先に電源オンされれば、B系はまだ健
全性信号19bを出力していないから、A系はリレー1
6が”閉”状態になる。次に、B系が電源オンとなるが
、イニシャル処理でA系の健全性信号19aを読み取り
、既にA系が制御をしているので、B系は待機系となる
。
全性信号19bを出力していないから、A系はリレー1
6が”閉”状態になる。次に、B系が電源オンとなるが
、イニシャル処理でA系の健全性信号19aを読み取り
、既にA系が制御をしているので、B系は待機系となる
。
なお、上記実施例では電源オンの前後により、A系、B
系がそれぞれ制御系・待機系となるものを示したが、外
部スイッチを設け、それによυ手動で制御系、待機系を
任意に選択できるようにしてもよい。
系がそれぞれ制御系・待機系となるものを示したが、外
部スイッチを設け、それによυ手動で制御系、待機系を
任意に選択できるようにしてもよい。
また、上記実施例では自系の健全性を自系内のディジタ
ル出力カード30a、30bに内蔵したデッドマンタイ
マー部7a、7bにより判定するようにしたが、健全性
信号108.11)bを他系に入力し、そこにデッドマ
ンタイマー部を設け。
ル出力カード30a、30bに内蔵したデッドマンタイ
マー部7a、7bにより判定するようにしたが、健全性
信号108.11)bを他系に入力し、そこにデッドマ
ンタイマー部を設け。
それぞれお互いの系の健全性をチェックしてもよい。
以上のように、この発明によれば、2重化ディジタル式
計装・制御装置の2重系管理を、各1のデッドマンタイ
マー部を内蔵したディジタル出力カードで行なうように
構成したので、装置が安価にでき、また盤内の実装効率
を高めることができるものが得られる効果がある。
計装・制御装置の2重系管理を、各1のデッドマンタイ
マー部を内蔵したディジタル出力カードで行なうように
構成したので、装置が安価にでき、また盤内の実装効率
を高めることができるものが得られる効果がある。
第1図はこの発明の一実施例による2重化ディジタル式
計装咎制御装置を示すブロック図、第2図は従来の2重
化ディジタル式計装・制御装置を示すブロック図である
。 ia、lbは制n−演算部、7a、7bはデッドマンタ
イマー部、10a 、10bは健全性信号、14は最終
制御出力、16a、16bは制御出力カットリレー、1
78.17bは故障信号、20a、2Qbは制御出力力
ットリレー駆動出力、30a 、3Qbはディジタル出
力カード、U a 、 U bは制御ユニット。 特許出願人 三菱電機株式会社 7a、7b デッドマンタイマー部 I(M、IOb :lI金性1八へ j4 最粋〜111p出力
計装咎制御装置を示すブロック図、第2図は従来の2重
化ディジタル式計装・制御装置を示すブロック図である
。 ia、lbは制n−演算部、7a、7bはデッドマンタ
イマー部、10a 、10bは健全性信号、14は最終
制御出力、16a、16bは制御出力カットリレー、1
78.17bは故障信号、20a、2Qbは制御出力力
ットリレー駆動出力、30a 、3Qbはディジタル出
力カード、U a 、 U bは制御ユニット。 特許出願人 三菱電機株式会社 7a、7b デッドマンタイマー部 I(M、IOb :lI金性1八へ j4 最粋〜111p出力
Claims (2)
- (1)制御・演算部を中心として構成した2つの系の制
御ユニットを管理する2重化ディジタル式計装、制御装
置において、上記制御・演算部からの健全性信号または
故障信号にもとづき、異常検出を行なうデッドマンタイ
マー部を有するディジタル出力カードを、上記各制御ユ
ニットに設け、上記異常検出時に自系の最終制御出力を
カットし、他系の最終制御出力を出力できるようにした
ことを特徴とする2重化ディジタル式計装・制御装置。 - (2)各系の最終制御出力のカットを、ディジタル出力
カードからの制御出力カットリレー駆動出力により、制
御出力カットリレーをオフすることによって実施するこ
とを特徴とする特許請求の範囲第1項記載の2重化ディ
ジタル式計装・制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62079665A JPS63247846A (ja) | 1987-04-02 | 1987-04-02 | 2重化デイジタル式計装・制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62079665A JPS63247846A (ja) | 1987-04-02 | 1987-04-02 | 2重化デイジタル式計装・制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63247846A true JPS63247846A (ja) | 1988-10-14 |
Family
ID=13696460
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62079665A Pending JPS63247846A (ja) | 1987-04-02 | 1987-04-02 | 2重化デイジタル式計装・制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63247846A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0546422A (ja) * | 1991-08-20 | 1993-02-26 | Fujitsu Ltd | 現用予備の切り替え方式 |
US7681073B2 (en) | 2004-04-07 | 2010-03-16 | International Business Machines Corporation | Arbitration system for redundant controllers, with output interlock and automatic switching capabilities |
-
1987
- 1987-04-02 JP JP62079665A patent/JPS63247846A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0546422A (ja) * | 1991-08-20 | 1993-02-26 | Fujitsu Ltd | 現用予備の切り替え方式 |
US7681073B2 (en) | 2004-04-07 | 2010-03-16 | International Business Machines Corporation | Arbitration system for redundant controllers, with output interlock and automatic switching capabilities |
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