JPS63186345A - アドレス多重化制御回路 - Google Patents
アドレス多重化制御回路Info
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- JPS63186345A JPS63186345A JP62017193A JP1719387A JPS63186345A JP S63186345 A JPS63186345 A JP S63186345A JP 62017193 A JP62017193 A JP 62017193A JP 1719387 A JP1719387 A JP 1719387A JP S63186345 A JPS63186345 A JP S63186345A
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、アドレスを多重化して与えてアクセスするメ
モリを制御するアドレス多重化方式に係わり、特に複数
種のメモリに共通して使えるアドレス多重化制御回路に
関する。
モリを制御するアドレス多重化方式に係わり、特に複数
種のメモリに共通して使えるアドレス多重化制御回路に
関する。
（従来の技術）
アドレスを多重化して与えてアクセスするメモリの代表
例として、ダイナミック・ランダム・アクセス・メモリ
（以下ＤＲＡＭと称する）がある。このＤＲＡＭのアク
セス制御回路を例にしてアドレス多重化方式の従来技術
を説明する。
例として、ダイナミック・ランダム・アクセス・メモリ
（以下ＤＲＡＭと称する）がある。このＤＲＡＭのアク
セス制御回路を例にしてアドレス多重化方式の従来技術
を説明する。
ＤＲＡＭは、アクセスするセルを指定するためのアドレ
ス２０ビツトを、まずｎビットの行アドレス、次に残り
のｎビ・ントを列アドレス、の順に多重化して入力する
。例えば、１８ビツトのアドレスが必要な２５６にビッ
トのＤＲＡＭでは、ます行アドレスとして９ビツト、次
に列アドレスとして９ビツトを入力してアクセスするセ
ルを選択する。従来は、この２０ビツトのアドレスを、
上位側からｎビットを行アドレス、下位側からｎビット
を列アドレス、と云うように分けて多重化していた。
ス２０ビツトを、まずｎビットの行アドレス、次に残り
のｎビ・ントを列アドレス、の順に多重化して入力する
。例えば、１８ビツトのアドレスが必要な２５６にビッ
トのＤＲＡＭでは、ます行アドレスとして９ビツト、次
に列アドレスとして９ビツトを入力してアクセスするセ
ルを選択する。従来は、この２０ビツトのアドレスを、
上位側からｎビットを行アドレス、下位側からｎビット
を列アドレス、と云うように分けて多重化していた。
このように分けると、連続してＤＲＡＭをアクセスする
場合に、もしアクセスするアドレスの上位ｎビットが同
じ場合には、行アドレスの人力をしないで、より短い時
間でアクセスすることが可能な、所謂ページモードアク
セスと云うアクセス方式を採用することができる。
場合に、もしアクセスするアドレスの上位ｎビットが同
じ場合には、行アドレスの人力をしないで、より短い時
間でアクセスすることが可能な、所謂ページモードアク
セスと云うアクセス方式を採用することができる。
ところが、このような多重化方式では、容量の異なる複
数のメモリに共通に使えるアドレス多重化制御回路を作
り難いと云う問題がある。例えば、１８ビツトのアドレ
スが必要な２５６にビットのＤＲＡＭと、２０ビツトの
アドレスが必要な１ＭビットのＤＲＡＭに共通に使える
アドレス多重化制御回路を作ろうとすれば、多重化され
た出力アドレスは９ビット或いは１０ビツト必要になる
から、出力として１０ビット分を用意し、第５図に示す
ような多重化をしなければならない。このためには、出
力の下位９ビット分については３対１のセレクタが必要
になる。例えば、出力アドレスの最下位ビットＭ。では
、２５６に対応モードであるか１Ｍ対応モードであるか
により、また行アドレス出力であるか列アドレス出力で
あるかにより、人力アドレスの第θビットＡ 、第９ビ
ットＡ 或いは第１０ビツトＡ１ｏのうちの一つを選択
するセレクタが必要である。
数のメモリに共通に使えるアドレス多重化制御回路を作
り難いと云う問題がある。例えば、１８ビツトのアドレ
スが必要な２５６にビットのＤＲＡＭと、２０ビツトの
アドレスが必要な１ＭビットのＤＲＡＭに共通に使える
アドレス多重化制御回路を作ろうとすれば、多重化され
た出力アドレスは９ビット或いは１０ビツト必要になる
から、出力として１０ビット分を用意し、第５図に示す
ような多重化をしなければならない。このためには、出
力の下位９ビット分については３対１のセレクタが必要
になる。例えば、出力アドレスの最下位ビットＭ。では
、２５６に対応モードであるか１Ｍ対応モードであるか
により、また行アドレス出力であるか列アドレス出力で
あるかにより、人力アドレスの第θビットＡ 、第９ビ
ットＡ 或いは第１０ビツトＡ１ｏのうちの一つを選択
するセレクタが必要である。
ここで、第５図に示す多重化を実現するには、第６図に
示す如く、人力アドレス線６１と出力アドレス線６２と
の間に、３対１のセレクタ６３を１０個ｆＩｉｉえた回
路が考えられる。そして、このセレクタ６３の一つは、
第７図に示す如（３つのＡＮＤゲート７１，７２，７３
．１つのＯＲゲート７４及び２つのインバータ７５．７
６で構成され、セレクタの構成としては極めて複雑なも
のとなる。
示す如く、人力アドレス線６１と出力アドレス線６２と
の間に、３対１のセレクタ６３を１０個ｆＩｉｉえた回
路が考えられる。そして、このセレクタ６３の一つは、
第７図に示す如（３つのＡＮＤゲート７１，７２，７３
．１つのＯＲゲート７４及び２つのインバータ７５．７
６で構成され、セレクタの構成としては極めて複雑なも
のとなる。
また、１６ビツトのアドレスが必要な６４にビットのＤ
ＲＡＭにも対応しようとすれば、第８図に示すような多
重化をしなければならず、出力の下位８ビット分につい
ては４対１のセレクタが必要になる。この場合、セレク
タの構成は第７図に示すものよりも更に複雑となる。こ
のように多くの種類のメモリに対応するには、アドレス
多重化制御回路が複雑で大規模な回路構成になってしま
うと云う欠点がある。
ＲＡＭにも対応しようとすれば、第８図に示すような多
重化をしなければならず、出力の下位８ビット分につい
ては４対１のセレクタが必要になる。この場合、セレク
タの構成は第７図に示すものよりも更に複雑となる。こ
のように多くの種類のメモリに対応するには、アドレス
多重化制御回路が複雑で大規模な回路構成になってしま
うと云う欠点がある。
（発明が解決しようとする問題点）
このように従来、２ｎビツトのアドレスを単純に、上位
側からｎビットを行アドレス、下位側からｎビット（残
り全部）を列アドレスと云うように分けて多重化したア
ドレス多重化制御回路は、容量の異なる多くのメモリに
対応するには、ｔｘ ＳＩＮで大規模な回路構成になっ
てしまう。さらに、互いに隣合うビット同志を多重化し
て２対１のセレクタを用いることも考えられるが、この
場合、ページモードアクセスが不可能になる等の問題が
あった。
側からｎビットを行アドレス、下位側からｎビット（残
り全部）を列アドレスと云うように分けて多重化したア
ドレス多重化制御回路は、容量の異なる多くのメモリに
対応するには、ｔｘ ＳＩＮで大規模な回路構成になっ
てしまう。さらに、互いに隣合うビット同志を多重化し
て２対１のセレクタを用いることも考えられるが、この
場合、ページモードアクセスが不可能になる等の問題が
あった。
本発明は上記事情を考慮してなされたもので、その目的
とするところは、複雑で大規模な回路構成にならず、容
゛量の異なる複数種のメモリに対応することができ、且
つページモードアクセスも可能なアドレス多重化制御回
路を提供することにある。
とするところは、複雑で大規模な回路構成にならず、容
゛量の異なる複数種のメモリに対応することができ、且
つページモードアクセスも可能なアドレス多重化制御回
路を提供することにある。
［発明の構成］
（問題点を解決するための手段）
本発明の骨子は、アドレスを多重化する際に、２ｎビツ
トの入力アドレスを、下位側２ｐビツトと上位側の２ｎ
〜２ｐビツトに分けて、この２つのグループに対して別
々の方式で多重化を行うことにある。
トの入力アドレスを、下位側２ｐビツトと上位側の２ｎ
〜２ｐビツトに分けて、この２つのグループに対して別
々の方式で多重化を行うことにある。
即ち本発明は、アドレスを多重化して与えてアクセスす
るメモリを制御する回路であって、下位ビットをＡ と
し順次Ａ、Ａ２．・・” Ａ２ｎ−１（ｎは正の整数）
と名付けられた２ｎ本の人力アドレス線と、下位ビット
をＭ とし順次Ｍ１゜Ｍ２．・・・９Ｍ と名付けら
れたｎ本の出力アドｎ−ル ス線とを備え、入力アドレス線２本の信号を行アドレス
、列アドレスの順に多重化して１本の出力アドレス線に
出力するアドレス多重化制御回路において、入力アドレ
スＡ１、Ａ２、、Ａ２．・・・。
るメモリを制御する回路であって、下位ビットをＡ と
し順次Ａ、Ａ２．・・” Ａ２ｎ−１（ｎは正の整数）
と名付けられた２ｎ本の人力アドレス線と、下位ビット
をＭ とし順次Ｍ１゜Ｍ２．・・・９Ｍ と名付けら
れたｎ本の出力アドｎ−ル ス線とを備え、入力アドレス線２本の信号を行アドレス
、列アドレスの順に多重化して１本の出力アドレス線に
出力するアドレス多重化制御回路において、入力アドレ
スＡ１、Ａ２、、Ａ２．・・・。
Ａ と出力アドレスＭ、Ｍ１．Ｍ２．・・・。
２ｎ−１０
Ｍ とを対応づける際に、人力アドレスを、人力アド
レス第１グループＡ 、・・・、Ａ （ｐＯｐ−ｔ は正の整数： ｐａｎ）と、入力アドレス第２グループ
Ａ 、・・・、Ａ と、入力アドレス第３グルｐ
２ｐ−１ 一ブＡ 、・・・、Ａ との３つに分け、出力アド２
ｐ ２ｎ−ル スを、出力アドレス第１グループＭＯ２・・・。
レス第１グループＡ 、・・・、Ａ （ｐＯｐ−ｔ は正の整数： ｐａｎ）と、入力アドレス第２グループ
Ａ 、・・・、Ａ と、入力アドレス第３グルｐ
２ｐ−１ 一ブＡ 、・・・、Ａ との３つに分け、出力アド２
ｐ ２ｎ−ル スを、出力アドレス第１グループＭＯ２・・・。
Ｍ と、出力アドレス第２グループＭ Ｉ Ｉｐ
−１ｐ Ｍ との２つに分けて、入力アドレス第１グル一ブを
出力アドレス第１グループに列アドレスとして出力し、
入力アドレス第２グループを出力アドレス第１グループ
に行アドレスとして出力し、且つ入力アドレス第３グル
ープを下位側より２本ずつ出力アドレス第２グループに
多重化して出力するようにしたものである。
−１ｐ Ｍ との２つに分けて、入力アドレス第１グル一ブを
出力アドレス第１グループに列アドレスとして出力し、
入力アドレス第２グループを出力アドレス第１グループ
に行アドレスとして出力し、且つ入力アドレス第３グル
ープを下位側より２本ずつ出力アドレス第２グループに
多重化して出力するようにしたものである。
（作用）
本発明によれば、人力アドレスの下位側２ｐビツトのグ
ループについては、その中の上位側ｎビット（入力アド
レス第２グループ）が行アドレスに−、下位側ｎビット
（入力アドレス第１グループ）が列アドレスになるよう
に多重化される。さらに、上位側２ｎ−２ｐビツトのグ
ループ（第３グループ）については、２ｐビツト目と２
ｐ＋１ビツト目、２ｐ＋２ビツト目と２ｐ＋３ビツト目
、と云うように互いに隣合うビット同志が多重化される
。
ループについては、その中の上位側ｎビット（入力アド
レス第２グループ）が行アドレスに−、下位側ｎビット
（入力アドレス第１グループ）が列アドレスになるよう
に多重化される。さらに、上位側２ｎ−２ｐビツトのグ
ループ（第３グループ）については、２ｐビツト目と２
ｐ＋１ビツト目、２ｐ＋２ビツト目と２ｐ＋３ビツト目
、と云うように互いに隣合うビット同志が多重化される
。
そして、多重化された出力アドレスの下位側からｐビッ
ト、ｐ＋１ビット、・・・、ｎビットのいずれの範囲を
取っても、その信号には入力アドレスのうち、下位側か
ら２ｐビウト、２ｐ＋２ビツト。
ト、ｐ＋１ビット、・・・、ｎビットのいずれの範囲を
取っても、その信号には入力アドレスのうち、下位側か
ら２ｐビウト、２ｐ＋２ビツト。
・・・、２ｎビツトが含まれる。このため、２ｐピツ）
、２ｐ＋２ビツト、・・・、２ｎビツトのいずれのビッ
ト数のアドレスを必要とするメモリでも問題なく使うこ
とができる。
、２ｐ＋２ビツト、・・・、２ｎビツトのいずれのビッ
ト数のアドレスを必要とするメモリでも問題なく使うこ
とができる。
さらに、このような多重化方式によれば、入力アドレス
の最下位側からｐビットは必ず出力アドレスの列アドレ
スに含まれるから、連続してＤＲＡＭをアクセスする場
合に、もしアクセスするアドレスの上位２ｎ’−ｐビッ
トが同じ場合には、行アドレスの入力をしないで、ペー
ジモードアクセスを使うことができる。
の最下位側からｐビットは必ず出力アドレスの列アドレ
スに含まれるから、連続してＤＲＡＭをアクセスする場
合に、もしアクセスするアドレスの上位２ｎ’−ｐビッ
トが同じ場合には、行アドレスの入力をしないで、ペー
ジモードアクセスを使うことができる。
（実施例）
以下、本発明の詳細を図示の実施例によって説明する。
第１図はアドレス多重化の際のアドレスの組合わせ方を
示す模式図である。この例は、１６ビツトのアドレスが
必要な６４にビットのＤＲＡＭと、１８ビツトのアドレ
スが必要な２５６にビットのＤＲＡＭと、２０ビツトの
アドレスが必要なＩ ＭビットのＤＲＡＭとに共通に使
えるアドレス多重化制御回路を作る場合の多重化方式の
一例である。
示す模式図である。この例は、１６ビツトのアドレスが
必要な６４にビットのＤＲＡＭと、１８ビツトのアドレ
スが必要な２５６にビットのＤＲＡＭと、２０ビツトの
アドレスが必要なＩ ＭビットのＤＲＡＭとに共通に使
えるアドレス多重化制御回路を作る場合の多重化方式の
一例である。
即ち、２０ビツトの入力アドレス（Ａ ｏ −Ａ ｔ
９）を、下位側１６ビツト（Ａｏ−Ａ１．）と上位側４
ビツト（Ａ１６〜Ａ１９）の２つのグループに分けて、
下位側１６ビツトのグループについては、０ビツト目〜
７ビツト目（Ａ −Ａ７）と、８ビット目〜１５ビッ
ト目（Ａ ｇ〜Ａ１５）、というようにグループの中の
下位側（人力アドレス第１グループ）と上位側（入力ア
ドレス第１グループ）とを多重化して０ビット〜７ビツ
トの出力アドレス第１グループ（Ｍ −Ｍ７）に出力す
る。また、上位側４ビットのグループ（入力アドレス第
３グループ）については、１６ビツト目と１７ビツト目
（Ａｒｅ。
９）を、下位側１６ビツト（Ａｏ−Ａ１．）と上位側４
ビツト（Ａ１６〜Ａ１９）の２つのグループに分けて、
下位側１６ビツトのグループについては、０ビツト目〜
７ビツト目（Ａ −Ａ７）と、８ビット目〜１５ビッ
ト目（Ａ ｇ〜Ａ１５）、というようにグループの中の
下位側（人力アドレス第１グループ）と上位側（入力ア
ドレス第１グループ）とを多重化して０ビット〜７ビツ
トの出力アドレス第１グループ（Ｍ −Ｍ７）に出力す
る。また、上位側４ビットのグループ（入力アドレス第
３グループ）については、１６ビツト目と１７ビツト目
（Ａｒｅ。
Ａ ）を８ビツト目の出力アドレス（Ｍ８）に出カし、
１８ビツト目と１９ビツト目（Ａ、Ａ）を９ビツト目の
出力アドレス（Ｍ９）に出力する、と云うように互いに
隣合うビット同志を多重化して、出力アドレス第２グル
ープ（Ｍ、Ｍ）に出力している。
１８ビツト目と１９ビツト目（Ａ、Ａ）を９ビツト目の
出力アドレス（Ｍ９）に出力する、と云うように互いに
隣合うビット同志を多重化して、出力アドレス第２グル
ープ（Ｍ、Ｍ）に出力している。
第１図を見て判るように、どの出力も２対１のセレクタ
で実現でき、且つ出力の下位側８ビツト（Ｍｏ−Ｍ７）
には入力の下位側１６ビツト（Ａ −Ａ ｔ ５）が
、出力の下位側９ビツト（Ｍ。
で実現でき、且つ出力の下位側８ビツト（Ｍｏ−Ｍ７）
には入力の下位側１６ビツト（Ａ −Ａ ｔ ５）が
、出力の下位側９ビツト（Ｍ。
〜Ｍｓ）には人力の下位側１８ビツト（Ａｏ〜Ａ１７）
かそれぞれ含まれているから、６４にビットのＤＲＡＭ
（アドレス１６ビツトでアクセス）や２５６にビット
のＤＲＡＭ （アドレス１８ビツトでアクセス）の場合
でも、それぞれＡＯ””Ａ１５及びＡＯ＝Ａ１７の連続
したアドレスでアクセスされ、問題なく使用することが
できる。
かそれぞれ含まれているから、６４にビットのＤＲＡＭ
（アドレス１６ビツトでアクセス）や２５６にビット
のＤＲＡＭ （アドレス１８ビツトでアクセス）の場合
でも、それぞれＡＯ””Ａ１５及びＡＯ＝Ａ１７の連続
したアドレスでアクセスされ、問題なく使用することが
できる。
また、アクセスアドレスの上位側１２ビツト（Ａ１゜〜
Ａ８）が同じであれば、変化（したかもしれない）最下
位側８ビツト（Ａｏ−Ａ７）は、全て列アドレスに含ま
れているから、行アドレスを与えることなく、ページモ
ードアクセスすることができる。２５６にビットのＤＲ
ＡＭでは上位側９ビツトが、１ＭビットＤＲＡＭでは」
二位側１０ビットが、それぞれ同じであればページモー
ドアクセスすることが可能である。従って、この多重化
方式をとれば、上位側１２ビツトが同じ場合に限定する
から、ページモードアクセスが使える場合が少し狭い範
囲に限定されるが、実用上は殆ど問題にならない。
Ａ８）が同じであれば、変化（したかもしれない）最下
位側８ビツト（Ａｏ−Ａ７）は、全て列アドレスに含ま
れているから、行アドレスを与えることなく、ページモ
ードアクセスすることができる。２５６にビットのＤＲ
ＡＭでは上位側９ビツトが、１ＭビットＤＲＡＭでは」
二位側１０ビットが、それぞれ同じであればページモー
ドアクセスすることが可能である。従って、この多重化
方式をとれば、上位側１２ビツトが同じ場合に限定する
から、ページモードアクセスが使える場合が少し狭い範
囲に限定されるが、実用上は殆ど問題にならない。
ここで、本実施例の多重化を実現する回路は第２図に示
す如く構成される。即ち、２０本の入力アドレス線２１
．１０本の出力アドレス線２２及びこれらのアドレス線
２１．２２間に配置された１０個の２対１セレクタ２３
で構成される。セレクタ２３を出力アドレスＭ ｏ −
Ｍ ９に対応してＳ −８とすると、Ｓｏの入力端には
入力アドレスＡ 、Ａ か、Ｓ にはＡ 、Ａ
が、さらにＳ にはＡ 、Ａｔ５が与えられる。つ
まり、Ｓ −Ｓ の入力端には１、Ａ２、、Ａ
（ｉ−００７１ｆ＋８ 〜７）がそれぞれ与えられる。また、Ｓ８の入力端には
入力アドレスＡ 、Ａ が与えられ、５９にはＡ１
８．Ａ１９が与えられるものとなっている。
す如く構成される。即ち、２０本の入力アドレス線２１
．１０本の出力アドレス線２２及びこれらのアドレス線
２１．２２間に配置された１０個の２対１セレクタ２３
で構成される。セレクタ２３を出力アドレスＭ ｏ −
Ｍ ９に対応してＳ −８とすると、Ｓｏの入力端には
入力アドレスＡ 、Ａ か、Ｓ にはＡ 、Ａ
が、さらにＳ にはＡ 、Ａｔ５が与えられる。つ
まり、Ｓ −Ｓ の入力端には１、Ａ２、、Ａ
（ｉ−００７１ｆ＋８ 〜７）がそれぞれ与えられる。また、Ｓ８の入力端には
入力アドレスＡ 、Ａ が与えられ、５９にはＡ１
８．Ａ１９が与えられるものとなっている。
また、セレクタ２３の任意の一つ、例えばＳ。
の回路構成は、第３図に示す如く、２つのＡＮＤゲート
３１，３２．１つのＯＲゲート３３及び１つのインバー
タ３４で実現される。この第３図と前記第７図とを比較
して判るように、本実施例ではセレクタの構成が大幅に
簡略化される。さらに、このセレクタ（１４成の簡略化
は、Ｓｏのみでなく全てのセレクタＳ −８９に対して
言えるので、全体構成の大幅な簡略化につながるもので
ある。
３１，３２．１つのＯＲゲート３３及び１つのインバー
タ３４で実現される。この第３図と前記第７図とを比較
して判るように、本実施例ではセレクタの構成が大幅に
簡略化される。さらに、このセレクタ（１４成の簡略化
は、Ｓｏのみでなく全てのセレクタＳ −８９に対して
言えるので、全体構成の大幅な簡略化につながるもので
ある。
なお、多重化された信号（出力アドレスＭ。〜Ｍ９）は
、第４図に示す如＜、ＤＲＡＭチップ４０の行及び列の
各デコーダ４１．４２に供給される。そして、ＲＡＳ／
ＣＡＳによりデコーダ４１．４２が選択され、ＤＲＡＭ
セル４３の所定アドレスが選択されるものとなっている
。
、第４図に示す如＜、ＤＲＡＭチップ４０の行及び列の
各デコーダ４１．４２に供給される。そして、ＲＡＳ／
ＣＡＳによりデコーダ４１．４２が選択され、ＤＲＡＭ
セル４３の所定アドレスが選択されるものとなっている
。
かくして本実施例によれば、６４にビット。
２５６にビット及び１Ｍビットの容量の異なる３種のＤ
ＲＡＭに共通して使えるアドレス多重化制御回路を実現
することができる。そしてこの場合、ページモードアク
セスが使える範囲が少し狭い範囲に限定されるが、短時
間のページモードアクセスすることが可能である。さら
に、セレクタとしては２対１のセレクタを用いればよい
ので、回路構成の大幅な簡略化をはかることができる。
ＲＡＭに共通して使えるアドレス多重化制御回路を実現
することができる。そしてこの場合、ページモードアク
セスが使える範囲が少し狭い範囲に限定されるが、短時
間のページモードアクセスすることが可能である。さら
に、セレクタとしては２対１のセレクタを用いればよい
ので、回路構成の大幅な簡略化をはかることができる。
なお、本発明は上述した実施例に限定されるものではな
い。例えば、前記第１図に示す多重化は一つの例であり
、次の条件を満たせば全く同じ効果が得られる。即ち、
■入力アドレスのＯビット目〜７ビツト目が列アドレス
の下位８ビツトに現われ、■入力アドレスの８ビツト目
〜１５ビツト目が行アドレスの下位８ビツトに現われ、
■入力アドレスの１６ビツト目と１７ビツト目が出力ア
ドレスの８ビツト目に多重化され、■入カアドレスの１
８ビツト目と１９ビツト目が出力アドレスの９ビツト目
に多重化されていればよい。
い。例えば、前記第１図に示す多重化は一つの例であり
、次の条件を満たせば全く同じ効果が得られる。即ち、
■入力アドレスのＯビット目〜７ビツト目が列アドレス
の下位８ビツトに現われ、■入力アドレスの８ビツト目
〜１５ビツト目が行アドレスの下位８ビツトに現われ、
■入力アドレスの１６ビツト目と１７ビツト目が出力ア
ドレスの８ビツト目に多重化され、■入カアドレスの１
８ビツト目と１９ビツト目が出力アドレスの９ビツト目
に多重化されていればよい。
また、アドレスを多重化して与えてアクセスするメモリ
の代表例としてＤＲＡＭを用いて説明したが、他のメモ
リ（ＲＯＭやＳＲＡＭ）でも同じ方式を用いて、同様の
効果が得られるのは云うまでもない。さらに、入力アド
レス及び出力アドレスのグループ分け（ｎｉ ｐの値
）は、使用するメモリの種類に応じて適宜変更可能であ
る。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施することができる。
の代表例としてＤＲＡＭを用いて説明したが、他のメモ
リ（ＲＯＭやＳＲＡＭ）でも同じ方式を用いて、同様の
効果が得られるのは云うまでもない。さらに、入力アド
レス及び出力アドレスのグループ分け（ｎｉ ｐの値
）は、使用するメモリの種類に応じて適宜変更可能であ
る。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施することができる。
［発明の効果］
以上詳述したように本発明によれば、アドレスを多重化
する際に、２ｎビツトの入力アドレスを、下位側２ｐビ
ツトと上位側２ｎ−２ｐビツトの２グループに分け、下
位側２ｐビツトのグループについては、その中の上位側
ｐビットが行アドレスに、下位側ｐビットが列アドレス
になるように多重化し、また上位側２ｎ−２ｐビツトの
グループについては、互いに隣合うビット同志を多重化
すると云う方式にしているので、簡単な回路構成で容量
の異なる多くの種類のメモリに対応できるようなアドレ
ス多重化制御回路を実現することができる。
する際に、２ｎビツトの入力アドレスを、下位側２ｐビ
ツトと上位側２ｎ−２ｐビツトの２グループに分け、下
位側２ｐビツトのグループについては、その中の上位側
ｐビットが行アドレスに、下位側ｐビットが列アドレス
になるように多重化し、また上位側２ｎ−２ｐビツトの
グループについては、互いに隣合うビット同志を多重化
すると云う方式にしているので、簡単な回路構成で容量
の異なる多くの種類のメモリに対応できるようなアドレ
ス多重化制御回路を実現することができる。
第１図乃至第４図はそれぞれ本発明の一実施例を説明す
るためのもので、第１図はアドレス多重化の際のアドレ
スの組合わせ方を示す模式図、第２図は第１図のアドレ
ス多重化を実現するアドレス多重化制御回路の一例を示
す回路構成図、第３図は第２図の回路に用いたセレクタ
の内部構成を示す回路（１■成図、第４図はＤＲＡＭチ
ップの基本構成を示すブロック図、第５図乃至第８図は
それぞれ従来例を説明するためのもので、第５図は２５
６Ｋ及び１Ｍ対応のアドレスの組合わせ方を示す模式図
、第６図は第５図の多重化を実現するアドレス多重化回
路の一例を示す回路構成図、第７図は第６図の回路に用
いたセレクタの内部構成を示す回路構成図、第８図は６
４に、２５６Ｋ及び１Ｍ対応のアドレスの組合わせ方を
示す模式図である。 ２１・・・入力アドレス線、２２・・・出力アドレス線
、２３・・・セレクタ、３１．３２・・・ＡＮＤゲート
、３３・・・ＯＲゲート、３４・・・インノ（−夕、４
０・・・Ｄ ＲＡ Ｍチップ、４１・・・カラムデコー
ダ、４２・・・ローデコーダ、４３・・・ＤＲＡＭセル
。 出願人代理人 弁理士 鈴江武彦 第１図 ＲＡＳ／ＣＡＳ 第２図
るためのもので、第１図はアドレス多重化の際のアドレ
スの組合わせ方を示す模式図、第２図は第１図のアドレ
ス多重化を実現するアドレス多重化制御回路の一例を示
す回路構成図、第３図は第２図の回路に用いたセレクタ
の内部構成を示す回路（１■成図、第４図はＤＲＡＭチ
ップの基本構成を示すブロック図、第５図乃至第８図は
それぞれ従来例を説明するためのもので、第５図は２５
６Ｋ及び１Ｍ対応のアドレスの組合わせ方を示す模式図
、第６図は第５図の多重化を実現するアドレス多重化回
路の一例を示す回路構成図、第７図は第６図の回路に用
いたセレクタの内部構成を示す回路構成図、第８図は６
４に、２５６Ｋ及び１Ｍ対応のアドレスの組合わせ方を
示す模式図である。 ２１・・・入力アドレス線、２２・・・出力アドレス線
、２３・・・セレクタ、３１．３２・・・ＡＮＤゲート
、３３・・・ＯＲゲート、３４・・・インノ（−夕、４
０・・・Ｄ ＲＡ Ｍチップ、４１・・・カラムデコー
ダ、４２・・・ローデコーダ、４３・・・ＤＲＡＭセル
。 出願人代理人 弁理士 鈴江武彦 第１図 ＲＡＳ／ＣＡＳ 第２図
Claims (3)
- （１）アドレスを多重化して与えてアクセスするメモリ
を制御する回路であって、下位ビットをＡ＿０とし順次
Ａ＿１、Ａ＿２、・・・、Ａ＿２＿ｎ＿−＿１（ｎは正
の整数）と名付けられた２ｎ本の入力アドレス線と、下
位ビットをＭ＿０とし順次Ｍ＿１、Ｍ＿２、・・・、Ｍ
＿ｎ＿−＿１と名付けられたｎ本の出力アドレス線とを
備え、入力アドレス線２本の信号を行アドレス、列アド
レスの順に多重化して１本の出力アドレス線に出力する
アドレス多重化制御回路において、 前記入力アドレスＡ＿０、Ａ＿１、Ａ＿２、・・・、Ａ
＿２＿ｎ＿−＿１と前記出力アドレスＭ＿０、Ｍ＿１、
Ｍ＿２、・・・、Ｍ＿ｎ＿−＿１とを対応づける際に、 入力アドレスを、入力アドレス第１グループＡ＿０、・
・・、Ａ＿ｐ＿−＿１（ｐは正の整数：ｐ＜ｎ）と、入
力アドレス第２グループＡ＿ｐ、・・・、Ａ＿２＿ｐ＿
−＿１と、入力アドレス第３グループＡ＿２＿ｐ、・・
・Ａ＿２＿ｎ＿−＿１との３つに分け、 出力アドレスを、出力アドレス第１グループＭ＿０、・
・・、Ｍ＿ｐ＿−＿１と、出力アドレス第２グループＭ
＿ｐ、・・・、Ｍ＿ｎ＿−＿１との２つに分けて、上記
入力アドレス第１グループを上記出力アドレス第１グル
ープに列アドレスとして出力し、上記入力アドレス第２
グループを上記出力アドレス第１グループに行アドレス
として出力し、且つ上記入力アドレス第３グループを下
位側より２本ずつ上記出力アドレス第２グループに多重
化して出力することを特徴とするアドレス多重化制御回
路。 - （２）前記入力アドレスと前記出力アドレスとを対応づ
けるものとして、２本の入力アドレス線を１本の出力ア
ドレス線に選択的に接続するｎ個の２対１のセレクタを
用いたことを特徴とする特許請求の範囲第１項記載のア
ドレス多重化制御回路。 - （３）前記アクセスするメモリは、６４Ｋビット、２５
６Ｋビット及び１Ｍビットの３種のメモリであり、前記
ｎ、ｐをｎ＝１０、ｐ＝８に設定してなることを特徴と
する特許請求の範囲第１項又は第２項記載のアドレス多
重化制御回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62017193A JPS63186345A (ja) | 1987-01-29 | 1987-01-29 | アドレス多重化制御回路 |
| EP88300694A EP0277763A3 (en) | 1987-01-29 | 1988-01-27 | Address multiplexing apparatus |
| US07/759,202 US5276812A (en) | 1987-01-29 | 1991-09-11 | Address multiplexing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62017193A JPS63186345A (ja) | 1987-01-29 | 1987-01-29 | アドレス多重化制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63186345A true JPS63186345A (ja) | 1988-08-01 |
Family
ID=11937097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62017193A Pending JPS63186345A (ja) | 1987-01-29 | 1987-01-29 | アドレス多重化制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0277763A3 (ja) |
| JP (1) | JPS63186345A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3024767B2 (ja) * | 1989-08-29 | 2000-03-21 | 株式会社日立製作所 | アドレス供給システム |
| WO1991011007A2 (en) * | 1990-01-19 | 1991-07-25 | Dallas Semiconductor Corporation | Serial dram controller with transparent refresh |
| US5280601A (en) * | 1990-03-02 | 1994-01-18 | Seagate Technology, Inc. | Buffer memory control system for a magnetic disc controller |
| US5652723A (en) * | 1991-04-18 | 1997-07-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| JPH1031885A (ja) * | 1996-07-15 | 1998-02-03 | Winbond Electron Corp | アドレスピンを減少させた集積回路及びその集積回路への信号の入力方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5713561A (en) * | 1980-06-27 | 1982-01-23 | Hitachi Ltd | Memory device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2948159C2 (de) * | 1979-11-29 | 1983-10-27 | Siemens AG, 1000 Berlin und 8000 München | Integrierter Speicherbaustein mit wählbaren Betriebsfunktionen |
| JPS57118599U (ja) * | 1981-01-14 | 1982-07-23 | ||
| US4675808A (en) * | 1983-08-08 | 1987-06-23 | American Telephone And Telegraph Company At&T Bell Laboratories | Multiplexed-address interface for addressing memories of various sizes |
| JPS60147992A (ja) * | 1984-01-12 | 1985-08-05 | Nec Corp | 記憶回路 |
-
1987
- 1987-01-29 JP JP62017193A patent/JPS63186345A/ja active Pending
-
1988
- 1988-01-27 EP EP88300694A patent/EP0277763A3/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5713561A (en) * | 1980-06-27 | 1982-01-23 | Hitachi Ltd | Memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0277763A2 (en) | 1988-08-10 |
| EP0277763A3 (en) | 1990-05-23 |
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