DE19537907A1

DE19537907A1 - Verfahren zum Zugreifen auf ein Speicherbauelement und Speicherzugriffselement

Info

Publication number: DE19537907A1
Application number: DE19537907A
Authority: DE
Inventors: Chi Yung Wu; Cheng Yu Kuo
Original assignee: Holtek Microelectronics Inc
Current assignee: Holtek Semiconductor Inc
Priority date: 1995-10-10
Filing date: 1995-10-11
Publication date: 1997-04-17
Also published as: GB2306235B; GB9520833D0; US5895480A; GB2306235A

Description

Die vorliegende Erfindung betrifft ein Verfahren zum Zugreifen auf ein Speicherbauteil und auch ein Speicherzugriffselement. Derzeit gibt es zwei Möglichkeiten auf gespeicherte Daten zuzu greifen, nämlich seriell oder parallel. Nimmt man ersteres als Beispiel, weist das entsprechende Blockschaltbild ein Eingangs register, eine Dekodierspeichereinheit zum Speichern der Daten auf die zugegriffen werden soll, und ein Ausgangsregister in dem gleichen integrierten Schaltkreisgehäuse (IC), mit AIN-, DOUT-, CLK- und -Anschlüssen auf. Der serielle Zu griffsvorgang wird nachstehend beschrieben:

Wenn der -Anschluß auf niedrigem Potential ist, ist der inte grierte Schaltkreis freigegeben, so daß der CLK-Anschluß ein Taktsignal empfängt und der AIN-Anschluß ein Adreß-Signal emp fängt. Falls eine Adresse in der Dekodierspeichereinheit 14 Bit hat, empfängt der AIN-Anschluß jeweils nacheinander 14 Adreß- Signale A0-A13, die von dem Eingangsregister ausgegeben werden, nachdem dieses die Adreß-Signale A0-A13 empfangen hat. Nachdem die Adreß-Signale A0-A13 empfangen worden sind und von der De kodierspeichereinheit dekodiert worden sind, gibt die Dekodier speichereinheit die Daten D0-D7 entsprechend den Adreß- Signalen A0-A13 an das Ausgangsregister aus, das seinerseits ein Bit nach dem anderen der Daten D0-D7 seriell an den DOUT- Anschluß ausgibt. Der Vorteil dieser Zugriffsweise besteht dar in, daß der Interface-Schaltkreis für den Zugriff auf die Deko dierspeichereinheit nur einen Adreßanschluß und einen Aus gangsdatenanschluß erfordert. Entsprechend kann eine gewünschte Vergrößerung der Speicherkapazität der Dekodierspeichereinheit, was zur Erhöhung der Bit-Anzahl der Eingangsadressen notwendig ist, oder um die Dekodierspeichereinheit mit einer Vielzahl von identischen integrierten Schaltkreisgehäusen zu verbinden, ohne eine Vergrößerung der Anschlußanzahl des IC-Anschlußgehäuses erfolgen.

Wenn die erforderliche Speicherkapazität die maximale Kapazität eines einzelnen Speicherbauteils überschreitet, ist ein exter ner Dekoder zusätzlich zu dem Anschluß mehrerer identischer in tegrierter Schaltkreisgehäuse erforderlich um zwischen identi schen Speicherbauteilen zu unterscheiden. Ein erweiterter Spei cher kann die Anschlüsse AIN, DOUT, CLK und CS sowie vier Spei cherbauteile aufweisen, die jeweils die Anschlüsse AIN1-AIN4, DOUT1-DOUT4, CLK1-CLK4 und CS1-CS4 umfassen. Es ist zu erken nen, daß ein 2-aus-4-Dekoder zwei Extrasignalleitungen EXT0 und EXT1 erfordert. Falls eine noch größere Speicherkapazität ge wünscht ist, sind zusätzliche Dekoder und Signalleitungen er forderlich, die unweigerlich die jeweilige Schaltkreisgestal tung komplizieren.

Um auf Speicherdaten parallel zuzugreifen, ist ganz allgemein eine Dekoderspeichereinheit erforderlich, die gleichzeitig z. B. 14 Adreß-Signale A0-A14 empfängt und dann dekodiert, anschlie ßend gleichzeitig die Daten ausgibt, die zu den Adreß-Signalen A0-A13 gehören und so 14 Adreßanschlüsse PA0-PA13 sowie acht Datenausgangsanschlüsse PD0-PD7 erfordert. Man stellt fest, daß die Dekodierspeichereinheit auch einen Chipselektanschluß CS und einen Ausgangsfreigabeanschluß OE aufweist. Der Vorteil ei nes parallelen Speicherzugriffs von Daten ist die hohe Zu griffsgeschwindigkeit, da jede Bit-Adresse und die entsprechen den Daten gleichzeitig empfangen und von den entsprechenden An schlüssen ausgegeben werden, so daß die kompletten Daten gleichzeitig zur Verfügung stehen. Nichts desto weniger gibt es dabei folgende Nachteile:

1. Jedes Speicherbauteil hat eine große Anzahl von Anschlüs sen woraus relativ hohe Gehäusekosten resultieren;
2. die Steuerung zum Steuern der Dekoderspeichereinheit muß mit einer gleichen Anzahl von Anschlüssen zum Steuern der Adressen- und Datenanschlüsse der Dekodierspeichereinheit aus gestattet sein, so daß zu viele Steueranschlüsse der Steuerung schon belegt sind.
3. Falls die Dekoderspeichereinheit erweitert werden soll, wächst deren Anschlußanzahl deutlich an, so daß das Layout des Peripheriesteuersystems neu gestaltet werden muß. Ein Paral lelspeicherbauteil weist die Anschlüsse A0-A5, WR und CS, sowie vier seriell verbundene Speicher auf, die jeweils die Anschlüs se A01-A04, A11-A14, A21-A24, A31-A34, A41-A44, A51-A54, WR1- WR4 und - aufweisen. Man stellt auch fest, daß ein zu sätzlicher 2-aus-4-Dekoder und zwei Signalleitungen A6 und A7 erforderlich sind. Falls eine noch größere Kapazität von Spei cherbauteilen gewünscht ist, sind zusätzliche Dekoder und Si gnalleitungen erforderlich, die unweigerlich den erforderlichen Schaltkreisaufbau komplizieren. Es ist daher durch die Anmelde rin versucht worden, die Probleme zu lösen, die beim Stand der Technik auftreten.

Es ist daher ein Ziel der vorliegenden Erfindung, ein Verfahren zum Zugreifen auf ein Speicherbauteil und ein Speicherzugriffs bauteil bereitzustellen, das eine Speichererweiterungsflexibi lität hat ohne dabei einen Dekodierschaltkreis zu benötigen.

Es ist daher ein weiteres Ziel der vorliegenden Erfindung ein Verfahren oder ein Bauteil bereitzustellen, durch das wahlweise oder auf einfache Weise auf Speicherdaten zugegriffen werden kann.

Gemäß der vorliegenden Erfindung weist ein Verfahren zum Zu greifen auf ein Speicherbauteil, wobei das Verfahren folgende Schritte aufweist:

a) Bereitstellen des Speicherbauteiles mit einer Vielzahl von Speicher-Unter-Räumen, die jeweils eine Vielzahl von Adreßbe reichen haben;
b) Zuordnen einer Vielzahl von Basisadressen zu der jeweiligen Vielzahl von Speicher-Unter-Räumen;
c) Eingeben einer Zugriffsadresse;
d) Verarbeiten der jeweiligen Basisadressen mit der Zugriffs adresse um eine Vielzahl von verarbeiteten Ergebnissen zu er halten; und
e) Zugreifen auf einen der Vielzahl von Speicher-Unter-Räumen falls ein bestimmtes der verarbeiteten Ergebnisse in einen der Adreßbereiche fällt, die dem einen Speicher-Unter-Raum ent sprechen.

Sicherlich können die Speicher-Unter-Räume gleich oder ungleich groß sein und eine der Basisadressen kann eine Startadresse des Speicherbauteils sein.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung hat jede der Basisadressen, die zu einem bestimmten der Speicher-Unter- Räume gehört, einen Wert, der gleich einer Summe der einen ent sprechenden Basisadresse, die zu dem jeweiligen Speicher-Unter- Raum gehört, der dem einen bestimmten Speicher-Unter-Raum vor angeht und der des entsprechenden Adreßbereichs ist, das dem vorangehenden Speicher-Unter-Raum entspricht.

Dabei fällt das bestimmte eine verarbeitete Ergebnis in den ei nen Adreßbereich, falls das bestimmte eine verarbeitete Ergeb nis einen Wert hat, der nicht kleiner ist als der der jeweili gen Basisadresse, die dem einen Speicher-Unter-Raum entspricht und nicht größer ist als eine Summe der entsprechenden Basi sadresse und dem einen Adreßbereich.

Alternativ dazu kann ein Verfahren zum Zugreifen auf ein Spei cherbauteil folgende Schritte haben:

a) Bereitstellen eines Speicherbauteils mit einer Vielzahl von Speicher-Unter-Räumen, die jeweils eine Vielzahl von Adreßbe reichen haben;
b) Zuordnen einer Vielzahl von Basisadressen zu der jeweiligen Vielzahl von Speicher-Unter-Räumen;
c) Eingeben einer Zugriffsadresse mit einer niederwertigen Bit- und einer höherwertigen Bit-Adresse;
d) Ausgeben der niederwertigen Bit-Adresse an die Speicher- Unter-Räume;
e) jeweilige Verarbeitung der Basisadressen mit der höherwerti gen Bit-Adresse um eine Vielzahl von verarbeiteten Ergebnissen zu erhalten; und
f) Zugreifen auf eine der Vielzahl von Speicher-Unter-Räume falls ein bestimmtes der verarbeiteten Ergebnisse nicht größer ist als ein höherwertiges Bit eines Wertes eines der Adreßbe reiche, das dem einen Speicher-Unter-Raum entspricht.

Die vorliegende Erfindung betrifft auch ein Speicherzugriffs bauteil gekennzeichnet durch folgende Merkmale:
ein Zugriffsadreßende, das dazu eingerichtet ist, elektrisch mit einer Zentralverarbeitungseinheit verbunden zu werden um hierdurch eine Zugriffsadresse einzuspeisen;
ein Datenzugriffsende, das dazu eingerichtet ist, elektrisch mit der Zentralverarbeitungseinheit verbunden zu werden;
ein Zugriffsauswahlende, das dazu eingerichtet ist, elektrisch mit der Zentralverarbeitungseinheit verbunden zu werden, um hierdurch ein Zugriffsauswahlsignal einzuspeisen;
ein Speicherbauteil, das eine Vielzahl von Speicher-Unter- Räumen aufweist; und
eine Zugriffseinrichtung, die elektrisch mit dem Zugriffsadreß ende, dem Datenzugriffsende, dem Zugriffsauswahlende und dem Speicherbauteil verbunden ist, um zu bestimmen, auf welchen der Speicher-Unter-Räume zugegriffen werden sollte, wobei vorzugs weise die Zugriffseinrichtung eine Vielzahl von Zugriffsbautei len aufweist, die jeweils elektrisch mit der Vielzahl von Spei cher-Unter-Räumen verbunden sind, und von denen jedes folgendes aufweist:
eine Basisadressenspeichereinrichtung um darin eine Basisadresse zu speichern;
eine Verarbeitungs- und Vergleichseinrichtung, die elektrisch mit der Basisadressenspeichereinrichtung, dem Zugriffsadresse nende und dem entsprechenden Speicher-Unter-Raum verbunden ist um die Zugriffsadresse mit der Basisadresse zu verarbeiten um ein verarbeitetes Ergebnis zu erhalten und ein Datenzugriffs freigabesignal zu erzeugen, wenn das verarbeitete Ergebnis in einen Adreßbereich fällt; und
einen Datenpuffer der elektrisch mit der Verarbeitungs- und Vergleichseinrichtung, dem jeweiligen Speicher-Unter-Raum, dem Datenzugriffsende und dem Zugriffsauswahlende verbunden ist, um den jeweiligen Speicher-Unter-Raum in Abhängigkeit von dem Zu griffsfreigabesignal und dem Zugriffsauwahlsignal zuzugreifen.

Selbstverständlich kann die Basisadreß-Speichereinrichtung ein Basisadreßregister sein, kann die Verarbeitungs- und Ver gleichseinrichtung einen Subtrahierer und einen Vergleicher aufweisen und kann eine durch die Verarbeitungs- und Vergleich seinrichtung ausgeführte Operation eine Subtraktion sein.

Bei einem Beispiel überdeckt der Adreßbereich Adreßgrenzen, die jeweils Anfangs- und Endadressen des jeweiligen Speicher- Unter-Raums sind, und das verarbeitete Ergebnis fällt in den Adreßbereich, wenn das verarbeitete Ergebnis einen Wert hat, der nicht kleiner ist als der der Anfangsadresse und nicht grö ßer ist als der der Endadresse.

Selbstverständlich kann der Datenpuffer ein bidirektionaler Datenpuffer sein, und jedes Zugriffsbauteil kann des weiteren einen Adreßpuffer aufweisen, der elektrisch mit dem Zugriffs adressende und der Verarbeitungs- und Vergleichseinrichtung verbunden ist um zuerst die Zugriffsadresse zu empfangen und dann die Zugriffsadresse an die Verarbeitungs- und Vergleichs einrichtung auszugeben.

In einem zweiten Beispiel kann die Zugriffsadresse eine höher wertige Bit-Adresse und einer niederwertige Bit-Adresse aufwei sen und jedes Zugriffsbauteil des weiteren einen Adreßpuffer aufweisen, der elektrisch mit dem Zugriffsadreßende der Verar beitungs- und Vergleichseinrichtung und dem jeweiligen Spei cher-Unter-Raum verbunden ist, um zuerst die Zugriffsadresse zu empfangen und dann die niederwertige Bit-Adresse an dem jewei ligen Speicher-Unter-Raum und die höherwertige Bit-Adresse an die Verarbeitungs- und Vergleichseinrichtung auszugeben.

Selbstverständlich kann der Adreßpuffer zwei Register zum je weiligen Aussenden der niederwertigen Bit-Adressen und der hö herwertigen Bit-Adressen hierdurch umfassen.

Vorzugsweise sind in jedem Zugriffsbauteil der jeweilige Spei cher-Unter-Raum in einem integrierten Schaltkreis ausgebildet.

Die vorliegende Erfindung wird am besten durch die nachstehende Beschreibung unter Bezugnahme auf die beigefügten Zeichnungen verdeutlicht, in denen

Fig. 1 eine schematische Darstellung ist, die ein Konzept zum Ausführen der vorliegenden Erfindung zeigt;

Fig. 2 ein Flußdiagramm zum Erläutern einer ersten bevorzugten Ausführungsform eines Verfahrens zum Zugreifen auf ein Speicherbauteil gemäß der vorliegenden Erfindung ist;

Fig. 3 ein Flußdiagramm zum Erläutern einer zweiten bevorzug ten Ausführungsform eines Verfahrens zum Zugreifen auf ein Speicherbauteil gemäß der vorliegenden Erfindung ist;

Fig. 4(a) eine schematische Darstellung ist, die eine bevorzug te Ausführungsform eines Speicherzugriffsbauteils gemäß der vorliegenden Erfindung ist;

Fig. 4(b) eine schematische Ansicht ist, die ein Bauteil von Fig. 4(a) mit dem Zugriffsbauteil und dem entsprechen den Speicher-Unter-Raum, die in dem gleichen integrier ten Schaltkreis ausgestaltet sind;

Fig. 5(a) ist eine schematische Ansicht, die eine zweite bevor zugte Ausführungsform eines Speicherzugriffsbauteils gemäß der vorliegenden Erfindung zeigt;

Fig. 5(b) ist eine schematische Darstellung, die ein Bauteil von Fig. 5(a) zeigt mit dem Zugriffsbauteil und dem entsprechenden Speicher-Unter-Raum, die mit dem glei chen integrierten Schaltkreis ausgestattet sind;

Fig. 6 ist eine schematische Ansicht, die eine Anwendung des vorliegenden Speicherzugriffsbauteils zeigt, das auf ein 4K-Bit-Speicherraum erweitert ist und auf einer Struktur basiert, wie sie in Fig. 4(b) gezeigt ist; und

Fig. 7 ist eine schematische Ansicht, die eine Anwendung des vorliegenden Speicherzugriffsbauteils zeigt, das auf einen 4K-Bit-Speicherraum erweitert ist und auf einer Struktur basiert, wie sie in Fig. 5(b) gezeigt ist.

Wie in Fig. 1 gezeigt, ist ein Speicherbauteil mit einer Spei cherkapazität m in eine Vielzahl von Speicher-Unter-Räumen M₀, M₁, M₂, . . . M_n, M_n+1 . . . aufgeteilt, die jeweils Basisadressen b₀, b₁, b₂, . . . b_n, b_n+1 . . . haben. Wenn eine Eingangsadresse zwischen zwei Basisadressen b_n, z. B. b₂ und b_n+1, z. B. b₃ liegt, sollte der zugehörige Speicher-Unter-Raum M_n, z. B. M₂ ausge wählt werden um freigegeben und darauf zugegriffen zu werden. Die relative Adresse für ein Datenwort, das in einem Speicher- Unter-Raum M_n zugegriffen werden soll, ist gleich der Eingangs adresse minus der Basisadresse b_n, die den Speicher-Unter-Raum M_n entspricht. Die vorliegende Erfindung macht von der Idee Ge brauch, daß beim Herstellen der entsprechenden Speicher-Unter- Räume entsprechende Basisadressen jeweils darin gespeichert sind, so daß die Speicher-Unter-Räume selbst entscheiden kön nen, ob die Eingangszugriffsadresse in ihren entsprechenden Adressbereich fällt und dementsprechend bestimmen können, ob ein bestimmter Speicher-Unter-Raum freigegeben und darauf zuge griffen werden soll.

Zum deutlicheren Verständnis der vorliegenden Erfindung werden einige bevorzugtere Ausführungsformen nachstehend erläutert.

In Fig. 2 ist ein Flußdiagramm einer bevorzugten Ausführungs form eines Verfahrens für das Zugreifen auf ein Speicherbauteil gemäß der vorliegenden Erfindung erläutert, das mit A1 beginnt. Das Bereitstellen eines Speicherbauteils mit einer Vielzahl von Speicher-Unter-Räumen, die jeweils eine Vielzahl von Adreßbe reichen haben, die gleich oder ungleich groß sind, im Abschnitt A2. Das jeweilige Zuordnen einer Vielzahl von Basisadressen zu den Speicher-Unter-Räumen A3, in dem die erste Basisadresse ei ne Startadresse des Speicherbauteils ist und eine der Basi sadressen jeweils einem bestimmten der Speicher-Unter-Räume zu geordnet ist und einen Wert hat, der gleich einer Summe einer entsprechenden Basisadresse, die zu dem entsprechenden Spei cher-Unter-Raum gehört, der dem einen bestimmten Speicher- Unter-Raum vorangeht und dem bestimmten Adreßbereich der dem vorangehenden Speicher-Unter-Raum entspricht. Das Eingeben ei ner Zugriffsadresse A4, jeweiliges Verarbeiten der Basisadres sen mit der Zugriffsadresse, um eine Vielzahl von verarbeiteten Ergebnissen A5 zu erhalten, Zugreifen auf einen der Vielzahl von Speicher-Unter-Räumen, als ein bestimmtes der verarbeiteten Ergebnisse in einen der Adreßbereiche fällt, die mit dem einen Speicher-Unter-Raum zusammenfallen A6, wobei die verarbeiteten Ergebnisse durch jeweiliges Abziehen der Basisadressen von der Zugriffsadresse erhalten werden und das bestimmte verarbeitete Ergebnis in den einen Adreßbereich fällt, falls das bestimmte eine verarbeitete Ergebnis einen Wert hat, der nicht kleiner ist als der der entsprechenden Basisadresse, die mit dem einen Speicher-Unter-Raum zusammenfällt und nicht größer ist als eine Summe der jeweiligen Basisadresse mit dem einen Adreßbereich, und einem Ende A7. In Fig. 3 ist ein Flußdiagramm einer zweiten bevorzugten Ausführungsform eines Verfahrens zum Zugreifen auf ein Speicherbauteil gemäß der vorliegenden Erfindung beschrie ben, das mit B1 beginnt, Bereitstellen des Speicherbauteils mit einer Vielzahl von Speicher-Unter-Räumen, die jeweils eine Vielzahl von Adreßbereichen haben B2, jeweils Zuordnen einer Vielzahl von Basisadressen zu der Vielzahl von Speicher-Unter- Räumen B3, Eingeben einer Zugriffsadresse mit einer niederwer tigen Bit- und einer höherwertigen Bit-Adresse B4, Ausgeben der niederwertigen Bit-Adresse an die Speicher-Unter-Räume B5, je weiliges Verarbeiten der Basisadressen mit der höherwertigen Bit-Adresse um eine Vielzahl von verarbeiteten Ergebnissen zu erhalten B6, Zugreifen auf eine der Vielzahl von Speicher- Unter-Räumen, falls ein bestimmtes der verarbeiteten Ergebnisse nicht größer ist als ein höherwertiges Bit eines Wertes von ei nem der Adreßbereiche, die dem einen Speicher-Unter-Raum ent sprechen B7, und Beenden B8.

In Fig. 4(a) ist eine bevorzugte Ausführungsform eines Spei cherzugriffsbauteils gemäß der vorliegenden Erfindung gezeigt, das ein Zugriffsadressenende 1011 aufweist, das mit einer zen tralen Recheneinheit (CPU) zum Einleiten einer Zugriffsadresse verbunden ist, einem Datenzugriffsende 1012, das mit der zen tralen Recheneinheit verbunden ist, einem Zugriffsauswahlende 1013, das mit der zentralen Recheneinheit zum Einspeisen eines Zugriffsauswahlsignals verbunden ist, einem Speicherbauteil 102, das eine Vielzahl von Speicher-Unter-Räumen M₀, M₁, . . . M_n hat, sowie eine Zugriffseinrichtung 101, die eine Vielzahl von Zugriffsbauteilen E₀, E₁, . . . E_n aufweist, die elektrisch mit dem Zugriffsadreßende 1011, dem Datenzugriffsende 1012 und dem Zugriffsauswahlende 1013 und dem Speicherbauteil 102 verbunden ist, jeweils elektrisch verbunden ist mit der Vielzahl von Speicher-Unter-Räumen M₀, M₁, M₂, . . . M_n, die jeweils Anfangs adressen M₀₁-M_n1 und Endadressen M_0m-M_nm haben und von denen jeder eine Basisadreß-Speichereinrichtung E₀₂ (oder E₁₂ . . . oder E_n2) haben, welches ein Basisadressenregister zum Spei chern einer Basisadresse darin ist, einer Verarbeitungs- und Vergleichseinrichtung E₀₃ (oder E₁₃ . . . oder E_n3) mit einem Subtrahierer und einem Vergleicher (nicht gezeigt) haben und elektrisch verbunden ist mit der Basisadreß- Speichereinrichtung E₀₂ (oder E₁₂ . . . oder E_n2), dem Zugriffs adreßende 1012 und dem entsprechenden Speicher-Unter-Raum M₀, M₁, . . . oder M_n zum Verarbeiten der Zugriffsadresse mit der Ba sisadresse um ein verarbeitetes Ergebnis zu erhalten und ein Datenzugriffsfreigabesignal zu erzeugen, wenn das verarbeitete Ergebnis in den Adreßbereich fällt, einen Datenpuffer E₀₄ (oder E₁₄ . . . oder E_n4), welcher ein bidirektionaler Datenpuf fer ist und elektrisch verbunden ist mit der Verarbeitungs- und Vergleichseinrichtung E₀₁ (oder E₁₃ . . . oder E_n3), einem ent sprechenden Speicher-Unter-Raum M₀ (oder M₁, oder M_n), einem Datenzugriffsende 1012 und einem Zugriffsauswahlende 1013 zum Zugreifen auf den Speicher-Unter-Raum M₀ (oder M₁ oder M_n) in Abhängigkeit von dem Datenzugriffsfreigabesignal und dem Frei gabeauswahlsignal, und einen Adreßpuffer E₀₁ (oder E₁₁ . . . oder E_n1) der elektrisch in dem Zugriffsadressenende 1011 und der Verarbeitungs- und Vergleichseinrichtung E₀₃ (oder E₁₃ . . . oder E_n3) elektrisch verbunden ist, um die erste Zugriffsadres se zu empfangen und dann die Zugriffsadresse an die Verarbei tungs- und Vergleichseinrichtung E₀₃ (oder E₁₃ . . . oder E_n3) auszugeben. Vorzugsweise befinden sich die Zugriffsbauteile E₀ bis E_n jeweils mit den Speicher-Unter-Räumen M₀ bis M_n in dem gleichen integrierten Schaltkreis 1030 (oder 1031 oder 103n), wie dies in Fig. 4(b) gezeigt ist. Das Funktionsprinzip der vorliegenden Erfindung wird anhand des Zugriffsbauteiles E₀ er läutert, das eine Basisadreß-Speichereinrichtung E₀₂ aufweist, in der eine Basisadresse durch eine hohe Spannung voreingespei chert ist. Nachdem der Adreßpuffer E₀₁ die Zugriffsadresse ausgegeben hat, die von dem Zugriffsadressenende 1011 an die Verarbeitungs- und Vergleichseinrichtung E₀₃ geleitet worden ist, verarbeitet die Verarbeitungs- und Vergleichseinrichtung E₀₃ die Zugriffsadresse mit der Basisadresse um ein verarbeite tes Ergebnis zu erhalten und wird das verarbeitete Ergebnis an den Speicher-Unter-Raum M₀ ausgegeben und ein Datenzugriffs freigabesignal E₀₅ an den Datenpuffer E₀₄ abgeben, wenn das verarbeitete Ergebnis in einem Adreßbereich fällt, so daß der Datenpuffer E₀₄ für das Datenzugriffsende 1012 Zugriff zu dem Speicher-Unter-Raum M₀ in Abhängigkeit von dem Datenzugriffs freigabesignal E₀₅ und dem Zugriffsauswahlsignal herstellen kann, das von dem Zugriffsauswahlende 1013 eingespeist wird. Das verarbeitete Ergebnis fällt in den Adreßbereich falls das verarbeitete Subtraktionsergebnis nicht kleiner als die ur sprüngliche Adresse M₀₁ ist und größer als die endgültige Adresse M_0m des Speicher-Unter-Raums M₀.

Um die Schaltung der Verarbeitungs- und Vergleichseinrichtung E₀₃-E_n3 zu vereinfachen und um deren Verarbeitungsgeschwindig keit zu erhöhen ist eine weitere bevorzugte Ausführungsform ei nes Speicherzugriffbauteils in Fig. 5(a) veranschaulicht und weist ein Zugriffsadressenende 1111, eine Datenzugriffsende 1112, ein Zugriffsauswahlende 1113, eine Zugriffseinrichtung 1111 mit Zugriffsbauteilen F₀-F_n, die jeweils Adreßpuffer F₀₁ bis F_n1 haben, Basisadreß-Speichereinrichtungen F₀₂-F_n2, Verar beitungs- und Vergleichseinrichtungen F₀₃-F_n3 und Datenpuffer F₀₄-F_n4, und ein Speicherbauteil 102 auf, das das gleiche ist wie in Fig. 4(a). Das hauptsächlich unterscheidende Merkmal dieser Ausführungsform liegt darin, daß der Adreßpuffer F₀₁ (oder F₁₁ oder F_n1) zuerst die Zugriffsadresse von dem Zu griffsadressenende 1111 empfängt und dann die Zugriffsadresse ausgibt, die eine höherwertige Bit-Adresse und eine niedrigwer tige Bit-Adresse umfaßt, wobei die niedrigwertige Bit-Adresse an den entsprechenden Speicherraum M₀ (oder M₁ oder M_n) und die höherwertige Bit-Adresse an die Verarbeitungs- und Vergleich seinrichtung F₀₃ (oder F₁₃ . . . oder F_n3) ausgibt. Der betreffen de Adreßbereich bei dieser alternativen Ausführungsform über denkt höherwertige Bit-Adreßbegrenzungen, die die anfänglichen und die endgültigen höherwertigen Bit-Adressen des jeweiligen Speicher-Unter-Raums M₀ (oder M₁ . . . oder M₃) sind, auf den zu gegriffen wird, wenn das verarbeitete Ergebnis in den Adreßbe reich fällt, wenn das verarbeitete Ergebnis einen Wert hat, der nicht kleiner ist als der der anfänglichen höherwertigen Bit- Adresse und nicht größer ist als der der endgültigen höherwer tigen Bit-Adresse. In ähnlicher Weise können die Zugriffsbau teile F₀-F_n mit den Speicher-Unter-Räumen M₀-M_n in den gleichen integrierten Schaltkreisen ICs120-112n gestaltet sein, wie dies in Fig. 5(b) gezeigt ist.

Die Wirkungsweise der vorliegenden Erfindung wird nachstehend unter Bezugnahmen auf die Fig. 6 und 7 erläutert, die jeweils den Fig. 4(b) und 5(b) entsprechen.

Nachstehend wird Bezug auf Fig. 6 genommen. Falls die Zu griffseinrichtung 4 Zugriffsbauteile E₀-E₄ aufweist und jeder Speicher-Unter-Raum M₀ (oder M₁ . . . oder M₄) eine Kapazität von 1 KBit hat, ist die relative Adresse des Speicher-Unter- Raums M₀ (oder M₁ . . . oder M₄) auf der rechten Seite als 000H- 3FFH dargestellt und die absolute Adresse des Speicher-Unter- Raums M₀ (oder M₁ . . . oder M₄) ist auf der linken Seite als 000H-FFFH dargestellt. Somit entsprechen die Basisadressen 000H, 400H, 800H und C00H jeweils den Speicher-Unter-Räumen M₀- M₄ und werden in die Basisadreß-Speichereinrichtungen E₀₂-E₃₂ eingegeben. Falls eine Zugriffsadresse 600H von der Zugriffs adresse 1012 eingegeben worden ist, funktioniert die Verarbei tungs- und Vergleichseinrichtung E₀₃-E₃₃ wie folgt:

a) Im integrierten Schaltkreis 1033
600H (Zugriffsadresse) - 000H (Basisadresse der Basisadreß- Speichereinrichtung E₃₂) = 600H, was größer ist als die Kapazi tät (000H-3FFH, 1 KBit) des Speicher-Unter-Raums M₃, so daß das Datenzugriffsfreigabesignal E₃₅ nicht freigegeben wird und auf den Speicher-Unter-Raum M₃ nicht zugegriffen werden kann.
b) Im integrierten Schaltkreis 1032
600H - 400H = 200H, was in den Adreßbereich (1 KBit) des Spei cher-Unter-Raums M₂ fällt, so daß das Datenzugriffsfreigabesi gnal E₂₅ freigegeben wird und auf den Speicher-Unter-Raum M₂ an der Stelle zugegriffen wird, die eine Adresse hat, die der Zu griffsadresse 600H entspricht.
c) Im integrierten Schaltkreis 1031
600H - 800H = -200H, was ein unzulässiges Operationsergebnis ist, so daß das Datenzugriffsfreigabesignal E₁₅ nicht freigege ben wird und auf den Speicher-Unter-Raum M₁ nicht zugegriffen werden kann.
d) Im integrierten Schaltkreis 1030
600H - C00H = -600H, was ein unzulässiges Operationsergebnis ist, so daß das Datenzugriffsfreigabesignal E₀₅ nicht freigege ben wird und auf den Speicher-Unter-Raum M₀ nicht zugegriffen werden kann.

Nachstehend wird auf Fig. 7 Bezug genommen. Falls die Zu griffseinrichtung 111 vier Zugriffsbauteile F₀-F₃ aufweist und jeder Speicher-Unter-Raum M₀-M₃ 1 KBit Kapazität hat, können die relativen Adressen 000H-3FFH jedes Speicher-Unter-Raums M₀-M₃ auf dessen rechter Seite und die absolute Adresse 000H-FFFH auf dessen linker Seite dargestellt sein. Da die Speicher-Unter- Räume M₀-M₃ insgesamt 4 KByte haben, was 12 Bit Adressenbreite entspricht, ist die höherwertige Bit-Adresse der Zugriffsadres sen 4 Bit falls die niederwertigen Bit-Adressen der Zugriffs adresse 8 Bit sind. Jeder der Adreßpuffer F₀₁-F₃₁ hat zwei Re gister zum jeweiligen Übertragen der höherwertigen Bit- und der niederwertigen Bit-Adressen. So entsprechen die höherwertigen Bit-Basisadressen 0H, 4H, 8H und CH jeweils den Speicher-Unter- Räumen M₀-M₃ und sind in der Basisadressenspeichereinrichtung F₀₂-F₃₂ jeweils vorabgespeichert.

Falls eine Zugriffsadresse 600H von dem Zugriffsadressenende 1112 eingespeist wird, haben die Adresspuffer F₀₁-F₃₁ alle die niederwertige Bit-Adresse 00H, um diese jeweils an die Speicher- Unter-Räume M₀-M₃ auszugeben und haben die höherwertige Bit- Adresse 6H. Dementsprechend arbeiten die Verarbeitungs- und Ver gleichseinrichtung F₀₃-F₃₃ jeweils wie folgt:

a) Im integrierten Schaltkreis 1123
6H (höherwertige Bit-Zugriffsadresse) - 0H (höherwertige Bit- Basisadresse in der höherwertigen Bit-Basisadreß- Speichereinrichtung F₃₂) = 6H, was größer ist als der höherwer tige Bit-Adressbereich (0H-3H) des Speicher-Unter-Raums M₃, so daß das Datenzugriffsfreigabesignal F₃₅ nicht freigegeben wird und auf den Speicher-Unter-Raum M₃ nicht zugegriffen werden kann.
b) Im integrierten Schaltkreis 1122
6H - 4H (höherwertige Bit-Basisadresse in der höherwertigen Bit-Basisadreß-Speichereinrichtung F₂₂) = 2H, was in den hö herwertigen Bit-Adreßbereich (0H-3H) des Speicher-Unter-Raums M₂ fällt, so daß das Datenzugriffsfreigabesignal F₂₅ freigege ben wird und auf den Speicher-Unter-Raum M₂ an dem Punkt zuge griffen werden kann, der eine Adresse hat, die der Adresse 200H entspricht, was die Zusammensetzung aus der höherwertigen Bit- Adresse 2H der niederwertigen Bit-Adresse 00H ist.
c) Im integrierten Schaltkreis 1121
6H - 8H = -2H, was ungültig ist, so daß das Datenzugriffsfrei gabesignal F₁₅ nicht freigegeben wird und auf den Speicher- Unter-Raum M₁ nicht zugegriffen werden kann.
d) Im integrierten Schaltkreis 1120
6H - CH = -6H, was unzulässig ist, so daß das Datenzugriffs freigabesignal F₀₅ nicht freigegeben wird und auf den Speicher- Unter-Raum M₀ nicht zugegriffen werden kann.

Es sei bemerkt, daß die vorliegende Erfindung auf alle Arten von Speichern incl. ROM, RAM, insbesondere auf EPROM, EEPROM und Flash-Speicher angewendet werden kann. Die Basisadresse in der vorliegenden Erfindung kann durch einen Benutzer frei ge wählt werden. Des weiteren kann die vorliegende Erfindung in einer Nicht-Speicheranwendung verwendet werden, die das gleiche Adress-Interface hat.

Claims

1. Ein Verfahren zum Zugreifen auf ein Speicherbauteil (102), dadurch gekennzeichnet, daß das Verfahren folgende Schritte aufweist:

a) Bereitstellen des Speicherbauteiles (102) mit einer Vielzahl von Speicher-Unter-Räumen (M₀, M₁ . . . M_n), die jeweils eine Vielzahl von Adressbereichen (000H-3FFH, 000H-FFFH) haben;
b) Zuordnen einer Vielzahl von Basisadressen (b₀, b₁ . . . b_n+1) zu der jeweiligen Vielzahl von Speicher-Unter-Räumen (M₀, M₁ . . . M_n);
c) Eingeben einer Zugriffsadresse;
d) Verarbeiten der jeweiligen Basisadressen (b₀, b₁ . . . b_n) mit der Zugriffsadresse um eine Vielzahl von verarbeiteten Ergeb nissen zu erhalten; und
e) Zugreifen auf einen der Vielzahl von Speicher-Unter-Räumen (M₀, M₁ . . . M_n) falls ein bestimmtes der verarbeiteten Ergeb nisse in einen der Adreßbereiche (000H-3FFH, 000H-FFFH) fällt, die dem einen Speicher-Unter-Raum (M₀, M₁ . . . M_n) entsprechen.

2. Ein Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Speicher-Unter-Räume (M₀, M₁ . . . M_n) gleich groß sind.

3. Ein Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Speicher-Unter-Räume (M₀, M₁ . . . M_n) ungleiche Größen ha ben.

4. Ein Verfahren nach Anspruch 1, 2 oder 3, dadurch gekenn zeichnet, daß eine der Basisadressen (b₀, b₁ . . . b_n) eine An fangsadresse des Speicherbauteils ist.

5. Ein Verfahren nach eine der Ansprüche 1 bis 4 jede der Ba sisadressen (b₀, b₁ . . . b_n), die zu einem bestimmten der Spei cher-Unter-Räume (M₀, M₁ . . . M_n) gehört, einen Wert hat, der gleich einer Summe der einen entsprechenden Basisadresse (b₀, b₁ . . . b_n), die zu dem jeweiligen Speicher-Unter-Raum (M₀, M₁ . . . M_n) gehört, der dem einen bestimmten Speicher-Unter-Raum (M₀, M₁ . . . M_n) vorangeht und der des entsprechenden Adreßbe reichs (000H-3FFFH, 000H-FFFH) ist, das dem vorangehenden Spei cher-Unter-Raum (M₀, M₁ . . . M_n) entspricht.

6. Ein Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die verarbeiteten Ergebnisse durch jeweili ges Subtrahieren der Basisadressen (b₀, b₁ . . . b_n) von der Zu griffsadresse erhalten werden.

7. Ein Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das bestimmte eine verarbeitete Ergebnis in den einen Adreßbereich (000H-3FFFH, 000H-FFFH) fällt, falls das bestimmte eine verarbeitete Ergebnis einen Wert hat, der nicht kleiner ist als der der jeweiligen Basisadresse (b₀, b₁ . . . b_n), die dem einen Speicher-Unter-Raum (M₀, M₁ . . . M_n) ent spricht und nicht größer ist als eine Summe der entsprechenden Basisadresse (b₀, b₁ . . . b_n) und dem einen Adreßbereich (000H- 3FFH, 000H-FFFH).

8. Ein Verfahren zum Zugreifen auf ein Speicherbauteil (102) gekennzeichnet durch folgende Schritte:

a) Bereitstellen eines Speicherbauteils (102) mit einer Viel zahl von Speicher-Unter-Räumen (M₀, M₁ . . . M_n), die jeweils ei ne Vielzahl von Adreßbereichen (000H-3FFH, 000H-FFFH) haben;
b) Zuordnen einer Vielzahl von Basisadressen (b₀, b₁ . . . b_n) zu der jeweiligen Vielzahl von Speicher-Unter-Räumen (M₀, M₁ . . . M_n);
c) Eingeben einer Zugriffsadresse mit einer niederwertigen Bit- und einer höherwertigen Bit-Adresse;
d) Ausgeben der niederwertigen Bit-Adresse an die Speicher- Unter-Räume (M₀, M₁ . . . M_n);
e) jeweilige Verarbeitung der Basisadressen (b₀, b₁ . . . b_n) mit der höherwertigen Bit-Adresse um eine Vielzahl von verarbeite ten Ergebnissen zu erhalten; und
f) Zugreifen auf eine der Vielzahl von Speicher-Unter-Räume (M₀, M₁ . . . M_n) falls ein bestimmtes der verarbeiteten Ergeb nisse nicht größer ist als ein höherwertiges Bit eines Wertes eines der Adreßbereiche (000H-3FFH, 000H-FFFH), das dem einen Speicher-Unter-Raum (M₀, M₁ . . . M_n) entspricht.

9. Ein Speicherzugriffsbauteil gekennzeichnet durch folgende Merkmale:
ein Zugriffsadressende (1011, 1111), das dazu eingerichtet ist, elektrisch mit einer Zentralverarbeitungseinheit (CPU) verbun den zu werden um hierdurch eine Zugriffsadresse einzuspeisen;
ein Datenzugriffsende (1012, 1112), das dazu eingerichtet ist, elektrisch mit der Zentralverarbeitungseinheit (CPU) verbunden zu werden;
ein Zugriffsauswahlende (1013, 1113), das dazu eingerichtet ist, elektrisch mit der Zentralverarbeitungseinheit (CPU) ver bunden zu werden, um hierdurch ein Zugriffsauswahlsignal einzu speisen;
ein Speicherbauteil (102), das eine Vielzahl von Speicher- Unter-Räumen (M₀, M₁ . . . M_n) aufweist; und
eine Zugriffseinrichtung (101, 111), die elektrisch mit dem Zu griffsadreßende (1011, 1111), dem Datenzugriffsende (1012, 1112), dem Zugriffsauswahlende (1013, 1113) und dem Speicher bauteil (102) verbunden ist, um zu bestimmen, auf welchen der Speicher-Unter-Räume (M₀, M₁ . . . M_n) zugegriffen werden sollte.

10. Ein Bauteil nach Anspruch 9, dadurch gekennzeichnet, daß die Zugriffseinrichtung (101) eine Vielzahl von Zugriffsbautei len (E₀, E₁ . . . E_n, F₀, F₁ . . . F_n) aufweist, die jeweils elek trisch mit der Vielzahl von Speicher-Unter-Räumen (M₀, M₁ . . . M_n) verbunden sind, und von denen jedes folgendes aufweist:
eine Basisadressenspeichereinrichtung (E₀₂, E₁₂ . . . E_n2, F₀₂, F₁₂ . . . F_n2) um darin eine Basisadresse (b₀, b₁ . . . b_n) zu spei chern;
eine Verarbeitungs- und Vergleichseinrichtung (E₀₃, E₁₃ . . . E_n3, F₀₃, F₁₃ . . . F_n3), die elektrisch mit der Basisadressenspei chereinrichtung (E₀₂, E₁₂ . . . E_n2, F₀₂, F₁₂ . . . F_n2), dem Zu griffsadressenende (1011, 1111) und dem entsprechenden Spei cher-Unter-Raum (M₀, M₁ . . . Mn) verbunden ist um die Zugriffs adresse mit der Basisadresse (b₀, b₁ . . . b_n) zu verarbeiten um ein verarbeitetes Ergebnis zu erhalten und ein Datenzugriffs freigabesignal (E₀₅, E₁₅ . . . E_n5, F₀₅, F₁₅ . . . F_n5) zu erzeugen, wenn das verarbeitete Ergebnis in einen Adressbereich (000H- 3FFH, 000H-FFFH) fällt; und
einen Datenpuffer (E₀₄, E₁₄ . . . E_n4, F₀₄, F₁₄, . . . F_n4) der elek trisch mit der Verarbeitungs- und Vergleichseinrichtung (E₀₃, E₁₃, E_n3, F₀₃, F₁₃ . . . F_n3), dem jeweiligen Speicher-Unter-Raum (M₀, M₁ . . . M_n), dem Datenzugriffsende (1012, 1112) und dem Zu griffsauswahlende (1013, 1113) verbunden ist, um den jeweiligen Speicher-Unter-Raum (M₀, M₁ . . . M_n) in Abhängigkeit von dem Zu griffsfreigabesignal (E₀₅, E₁₅ . . . E_n5, F₀₅, F₁₅ . . . F_n5) und dem Zugriffsauwahlsignal zuzugreifen.

11. Ein Bauteil nach Anspruch 10, dadurch gekennzeichnet, daß die Basisadreß-Speichereinrichtung (E₀₂, E₁₂ . . . E_n2, F₀₂, F₁₂ . . . F_n2) ein Basisadreßregister ist.

12. Ein Bauteil nach Anspruch 10 oder 11, dadurch gekennzeich net, daß die Verarbeitungs- und Vergleichseinrichtung (E₀₃, E₁₃ . . . E_n3, F₀₃, F₁₃ . . . F_n3) einen Subtrahierer und einen Verglei cher aufweist.

13. Ein Bauteil nach Anspruch 10, 11 oder 12, dadurch gekenn zeichnet, daß eine durch die Verarbeitungs- und Vergleichsein richtung (E₀₃, E₁₃ . . . E_n3, F₀₃, F₁₃ . . . F_n3) ausgeführte Opera tion eine Subtraktion ist.

14. Ein Bauteil nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet, daß der Adreßbereich (000H-3FFH, 000H-FFFH) Adreßgrenzen überdeckt, die jeweils Anfangs- und Endadressen (M₀₁, M₁₁ . . . M_n1 & M_0m, M_1m . . . M_nm) des jeweiligen Speicher- Unter-Raums (M₀, M₁ . . . M_n) sind.

15. Ein Bauteil nach Anspruch 14, dadurch gekennzeichnet, daß das verarbeitete Ergebnis in den Adreßbereich (000H-3FFH, 000H-FFFH) fällt, wenn das verarbeitete Ergebnis einen Wert hat, der nicht kleiner ist als der der Anfangsadresse (M₀₁, M₁₁ . . . M_n1) und nicht größer ist als der der Endadresse (M_0m, M_1m . . . M_nm).

16. Ein Bauteil nach einem der Ansprüche 10 bis 15, dadurch gekennzeichnet, daß der Datenpuffer (E₀₄, E₁₄ . . . E_n4, F₀₄, F₁₄ . . . F_n4) ein bidirektionaler Datenpuffer ist.

17. Ein Bauteil nach einem der Ansprüche 10 bis 16, dadurch gekennzeichnet, daß jedes Zugriffsbauteil (E₀, E₁ . . . E_n, F₀, F₁ . . . F_n) des weiteren einen Adreßpuffer (E₀₄, E₁₄ . . . E_n4, F₀₄, F₁₄ . . . F_n4) aufweist, der elektrisch mit dem Zugriffs adreßende (1011, 1111) und der Verarbeitungs- und Vergleich seinrichtung (E₀₃, E₁₃ . . . E_n3, F₀₃, F₁₃ . . . F_n3) verbunden ist um zuerst die Zugriffsadresse zu empfangen und dann die Zu griffsadresse an die Verarbeitungs- und Vergleichseinrichtung (E₀₃, E₁₃ . . . E_n3, F₀₃, F₁₃ . . . F_n3) auszugeben.

18. Ein Bauteil nach nach einem der Ansprüche 10 bis 16, da durch gekennzeichnet, daß die Zugriffsadresse eine höherwertige Bit-Adresse und einer niederwertige Bit-Adresse aufweist und jedes Zugriffsbauteil (E₀, E₁ . . . E_n, F₀, F₁ . . . F_n) des weiteren einen Adreßpuffer (E₀₄, E₁₄ . . . E_n4, F₀₄, F₁₄ . . . F_n4) aufweist, der elektrisch mit dem Zugriffsadreßende (1011, 1111) der Ver arbeitungs- und Vergleichseinrichtung ((E₀₃, E₁₃ . . . E_n3, F₀₃, F₁₃ . . . F_n3) und dem jeweiligen Speicher-Unter-Raum (M₀, M₁ . . . M_n) verbunden ist, um zuerst die Zugriffsadresse zu empfangen und dann die niederwertige Bit-Adresse an dem jeweiligen Spei cher-Unter-Raum (M₀, M₁ . . . M_n) und die höherwertige Bit- Adresse an die Verarbeitungs- und Vergleichseinrichtung (E₀₃, E₁₃ . . . E_n3, F₀₃, F₁₃ . . . F_n3) auszugeben.

19. Ein Bauteil nach Anspruch 18, dadurch gekennzeichnet, daß der Adreßpuffer (E₀₄, E₁₄ . . . E_n4, F₀₄, F₁₄ . . . F_n4) zwei Regi ster zum jeweiligen Aussenden der niederwertigen Bit-Adressen und der höherwertigen Bit-Adressen hierdurch umfaßt.

20. Ein Bauteil nach Anspruch 19, dadurch gekennzeichnet, daß der Adreßbereich (000H-3FFH, 000H-FFFH) höherwertige Bit- Adreßbegrenzungen überdeckt, die die Anfangs- und End höherwertigen Bit-Adressen (M₀₁, M₁₁ . . . M_n1 & M_0m, M_1m . . . M_nm) des jeweiligen Speicher-Unter-Raum (M₀, M₁ . . . M_n) sind.

21. Ein Bauteil nach Anspruch 10, dadurch gekennzeichnet, daß das verarbeitete Ergebnis in den Adreßbereich fällt, wenn das verarbeitete Ergebnis einen Wert hat, der nicht kleiner ist, als der der Anfangs-höherwertigen Bit-Adresse und nicht größer ist als der der End-höherwertigen Bit-Adresse.

22. Ein Bauteil nach einem der Ansprüche 10 bis 21, dadurch gekennzeichnet, daß in jedem Zugriffsbauteil (E₀, E₁ . . . E_n, F₀, F₁ . . . F_n) der jeweilige Speicher-Unter-Raum (M₀, M₁ . . . M_n) in einem integrierten Schaltkreis ausgebildet sind.