JPS6316654A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6316654A JPS6316654A JP16112386A JP16112386A JPS6316654A JP S6316654 A JPS6316654 A JP S6316654A JP 16112386 A JP16112386 A JP 16112386A JP 16112386 A JP16112386 A JP 16112386A JP S6316654 A JPS6316654 A JP S6316654A
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- JP
- Japan
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- mask
- substrate
- semiconductor device
- semiconductor substrate
- forming
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- Granted
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 10
- 238000009825 accumulation Methods 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 abstract description 8
- 239000012535 impurity Substances 0.000 abstract description 6
- 230000010354 integration Effects 0.000 abstract description 3
- 238000009792 diffusion process Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
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- 150000002500 ions Chemical class 0.000 description 1
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Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にイオン注入法により形
成された拡散抵抗を有する半導体装置に関する。
成された拡散抵抗を有する半導体装置に関する。
従来、半導体装置に設けられる拡散抵抗は、フィール゛
ド領域にフォトレジストをマスクとして不純物をイオン
注入をすることにより形成されていた。
ド領域にフォトレジストをマスクとして不純物をイオン
注入をすることにより形成されていた。
上述した従来の半導体装置に設けられる拡散抵抗は、フ
ォトレジストをマスクとしていた為、拡散抵抗の平面方
向の精度を上げようとするとフォトレジストのエツチン
グ精度を上げることが必要になり、マスク形成工程の制
御がきびしくなるという問題点があった。又、イオン注
入後の熱拡散時の不純物の横方向拡散により、拡散抵抗
どうしを近づけられないという問題点もあった。
ォトレジストをマスクとしていた為、拡散抵抗の平面方
向の精度を上げようとするとフォトレジストのエツチン
グ精度を上げることが必要になり、マスク形成工程の制
御がきびしくなるという問題点があった。又、イオン注
入後の熱拡散時の不純物の横方向拡散により、拡散抵抗
どうしを近づけられないという問題点もあった。
本発明の目的は、平面方向の精度が高く、集積度の向上
した拡散抵抗を有する半導体装置を提供することにある
。
した拡散抵抗を有する半導体装置を提供することにある
。
本発明の半導体装置は、半導体装置の基板上に設けられ
た多結晶シリコン膜からなるマスクと、前記マスクを用
いイオン注入法により半導体基板表面に形成された拡散
抵抗と、前記マスクに接続しマスク下の半導体基板表面
に蓄積層を形成するための電圧印加端子とを含んで構成
される。
た多結晶シリコン膜からなるマスクと、前記マスクを用
いイオン注入法により半導体基板表面に形成された拡散
抵抗と、前記マスクに接続しマスク下の半導体基板表面
に蓄積層を形成するための電圧印加端子とを含んで構成
される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）、（ｂ）は本発明の第１の実施例の平面図
及びＡ−Ａ’線断面図である。
及びＡ−Ａ’線断面図である。
第１図（ａ）、（ｂ）において、ＭＯＳトランジスタが
形成された半導体基板１０上には、ＭＯＳトランジスタ
のゲート電極と同一工程により形成された多結晶シリコ
ンからなるマスク１３が酸化膜１４を介して設けられて
おり、更に、半導体基板１０の表面には、マスク１３を
用いた不純物のイオン注入法による拡散抵抗１１が形成
されている。
形成された半導体基板１０上には、ＭＯＳトランジスタ
のゲート電極と同一工程により形成された多結晶シリコ
ンからなるマスク１３が酸化膜１４を介して設けられて
おり、更に、半導体基板１０の表面には、マスク１３を
用いた不純物のイオン注入法による拡散抵抗１１が形成
されている。
そして、マスク１３には、マスク１３下の半導体基板１
０表面に蓄積層を形成する電圧印加端子１５が接続され
ている。尚、図において１２はフィールド酸化膜である
。
０表面に蓄積層を形成する電圧印加端子１５が接続され
ている。尚、図において１２はフィールド酸化膜である
。
このように構成された本実施例においては、多結晶シリ
コンからなるマスク１３は、従来のようにフォトレジス
トを用いる場合に比べて精度良く形成できるため、拡散
抵抗の平面方向の制度は向上したものとなる。また、マ
スク１３はＭＯＳトランジスタのゲート電極形成の工程
で作れる為、特別の工程は必要ではない。
コンからなるマスク１３は、従来のようにフォトレジス
トを用いる場合に比べて精度良く形成できるため、拡散
抵抗の平面方向の制度は向上したものとなる。また、マ
スク１３はＭＯＳトランジスタのゲート電極形成の工程
で作れる為、特別の工程は必要ではない。
更に、マスク１３に接続した電圧印加端子１５に、半導
体基板１０がＰ型の場合は半導体装置の最低電位を、半
導体基板１０がＮ型の場合は半導体装！の最高電位をそ
れぞれ印加することにより、マスク１３下の半導体基板
１ｏの表面には蓄積層が形成されるなめ、拡散抵抗１１
の分離はより完全なものとなる。
体基板１０がＰ型の場合は半導体装置の最低電位を、半
導体基板１０がＮ型の場合は半導体装！の最高電位をそ
れぞれ印加することにより、マスク１３下の半導体基板
１ｏの表面には蓄積層が形成されるなめ、拡散抵抗１１
の分離はより完全なものとなる。
第２図（ａ）、（ｂ）は本発明の第２の実施例の平面図
及びＢ−Ｂ’線断面図であり、本発明を規格化抵抗を有
する半導体装置に応用した場合を示している。
及びＢ−Ｂ’線断面図であり、本発明を規格化抵抗を有
する半導体装置に応用した場合を示している。
この第２の実施例の場合においても、多結晶シリコンか
らなるマスク１３はＭＯＳ）ランジスタのゲート電極と
同一の工程により形成され、そしてこのマスク１３には
半導体基板１ｏの表面に蓄積層を形成する為の電圧印加
端子（図示せず）が接続しである。従って、複数個の拡
散抵抗１１は制度良く形成され、しかも拡散抵抗間が完
全に分離されるため、その間隔は従来のものより狭く形
成することができる。
らなるマスク１３はＭＯＳ）ランジスタのゲート電極と
同一の工程により形成され、そしてこのマスク１３には
半導体基板１ｏの表面に蓄積層を形成する為の電圧印加
端子（図示せず）が接続しである。従って、複数個の拡
散抵抗１１は制度良く形成され、しかも拡散抵抗間が完
全に分離されるため、その間隔は従来のものより狭く形
成することができる。
第３図は本発明の第３の実施例の平面図であり、高い抵
抗値の拡散抵抗を有する半導体装置に本発明を応用した
場合を示している。
抗値の拡散抵抗を有する半導体装置に本発明を応用した
場合を示している。
この第３の実施例の場合においても、多結晶シリコンか
らなるマスク１３に電圧印加端子を接続することにより
従来より狭い面積に拡散抵抗１１Ａを形成することがで
きる。
らなるマスク１３に電圧印加端子を接続することにより
従来より狭い面積に拡散抵抗１１Ａを形成することがで
きる。
尚、上記実施例においてはＭＯＳトランジスタを有する
半導体基板上に多結晶シリコンからなるマスクを形成し
、このマスクを用いて形成した拡散抵抗を有する半導体
装置について説明したが、バイポーラトランジスタ等地
のトランジスタを有する半導体基板上にマスクや拡散抵
抗を形成してらよいことは勿論である。
半導体基板上に多結晶シリコンからなるマスクを形成し
、このマスクを用いて形成した拡散抵抗を有する半導体
装置について説明したが、バイポーラトランジスタ等地
のトランジスタを有する半導体基板上にマスクや拡散抵
抗を形成してらよいことは勿論である。
１：発明の効果〕
以上説明したように本発明は、多結晶シリコンからなる
マスクを用いて不純物をイオン注入し、このマスクに半
導体基板表面に蓄積層を形成する為の電圧印加端子を接
続することにより、平面方向の精度が高く、集積度の向
上した拡散抵抗を有する半導体装置が得られる効果があ
る。
マスクを用いて不純物をイオン注入し、このマスクに半
導体基板表面に蓄積層を形成する為の電圧印加端子を接
続することにより、平面方向の精度が高く、集積度の向
上した拡散抵抗を有する半導体装置が得られる効果があ
る。
第１図（ａ）、（ｂ）は本発明の第１の実施例の平面図
及びＡ−Ａ’線断面図、第２図（＆）、（ｂ）は本発明
の第２の実施例の平面図及びＢ−Ｂ’線断面図、第３図
は本発明の第３の実施例の平面図である。 １０・・・半導体基板、１１．１１Ａ・・・拡散抵抗、
１２・・・フィールド酸化膜、１３・・・マスク、１４
・・・酸化膜、１５・・・電圧印加端子。 ／Ｕ 第２図 声 ３ｍ
及びＡ−Ａ’線断面図、第２図（＆）、（ｂ）は本発明
の第２の実施例の平面図及びＢ−Ｂ’線断面図、第３図
は本発明の第３の実施例の平面図である。 １０・・・半導体基板、１１．１１Ａ・・・拡散抵抗、
１２・・・フィールド酸化膜、１３・・・マスク、１４
・・・酸化膜、１５・・・電圧印加端子。 ／Ｕ 第２図 声 ３ｍ
Claims (1)
- 半導体基板上に設けられた多結晶シリコン膜からなるマ
スクと、前記マスクを用いイオン注入法により半導体基
板表面に形成された拡散抵抗と、前記マスクに接続しマ
スク下の前記半導体基板表面に蓄積層を形成するための
電圧印加端子とを含むことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16112386A JPS6316654A (ja) | 1986-07-08 | 1986-07-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16112386A JPS6316654A (ja) | 1986-07-08 | 1986-07-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6316654A true JPS6316654A (ja) | 1988-01-23 |
| JPH0546988B2 JPH0546988B2 (ja) | 1993-07-15 |
Family
ID=15729039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16112386A Granted JPS6316654A (ja) | 1986-07-08 | 1986-07-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6316654A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0287662A (ja) * | 1988-09-26 | 1990-03-28 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5348072A (en) * | 1976-10-14 | 1978-05-01 | Tokyo Shibaura Electric Co | Press working method |
-
1986
- 1986-07-08 JP JP16112386A patent/JPS6316654A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5348072A (en) * | 1976-10-14 | 1978-05-01 | Tokyo Shibaura Electric Co | Press working method |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0287662A (ja) * | 1988-09-26 | 1990-03-28 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0546988B2 (ja) | 1993-07-15 |
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