JPH0287662A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0287662A JPH0287662A JP24017388A JP24017388A JPH0287662A JP H0287662 A JPH0287662 A JP H0287662A JP 24017388 A JP24017388 A JP 24017388A JP 24017388 A JP24017388 A JP 24017388A JP H0287662 A JPH0287662 A JP H0287662A
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- resistance
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- polycrystal silicon
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- 239000000758 substrate Substances 0.000 claims abstract description 9
- 239000012535 impurity Substances 0.000 claims description 15
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 4
- 229910052710 silicon Inorganic materials 0.000 abstract 4
- 239000010703 silicon Substances 0.000 abstract 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
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- 238000000034 method Methods 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0802—Resistors only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明は、半導体装置に関し、特に、拡散抵抗体層を具
備する半導体装置に関する。
備する半導体装置に関する。
［従来の技術］
従来、この種半導体装置の抵抗体層は、単に不純物を拡
散することのみによって形成されてきたが、その−例を
第３図（ａｍ （ｂ）に示す。第３図（ａ＞は、従来
例の平面図であり、第３図（ｂ）は、そのＹ−Ｙ’線断
面図である。これらの図において、不純物拡散抵抗体層
３は、半導体基板９内に形成され、その両端には電極と
して、絶縁酸化物層７、絶縁物層８を貫通するコンタク
トホール２を介して抵抗体層３と接触する導体層１が形
成されている。
散することのみによって形成されてきたが、その−例を
第３図（ａｍ （ｂ）に示す。第３図（ａ＞は、従来
例の平面図であり、第３図（ｂ）は、そのＹ−Ｙ’線断
面図である。これらの図において、不純物拡散抵抗体層
３は、半導体基板９内に形成され、その両端には電極と
して、絶縁酸化物層７、絶縁物層８を貫通するコンタク
トホール２を介して抵抗体層３と接触する導体層１が形
成されている。
［発明が解決しようとする問題点］
上述した従来の抵抗体層は、不純物の拡散乃至注入時に
のみ抵抗値の制御ができるものであるので、次のような
問題点を有する。
のみ抵抗値の制御ができるものであるので、次のような
問題点を有する。
■製造工程中のばらつきにより設計値どおりの抵抗値の
ものが製造されないことがある。
ものが製造されないことがある。
■製造後、そのデバイスの使用環境、特に、環境温度に
より、抵抗値が大きくずれる。
より、抵抗値が大きくずれる。
■経年変化により、抵抗値が変わる。
［問題点を解決するための手段］
本発明の半導体装置は、半導体基板内に形成された不純
物拡散抵抗体層とその両端に接続されたコ一対の電極と
を具備しており、前記１対の電極間には、更に、前記不
純物拡散抵抗体層の少なくとも一部をそのソース・ドレ
イン領域とするＭＯＳトランジスタが接続されたもので
ある。
物拡散抵抗体層とその両端に接続されたコ一対の電極と
を具備しており、前記１対の電極間には、更に、前記不
純物拡散抵抗体層の少なくとも一部をそのソース・ドレ
イン領域とするＭＯＳトランジスタが接続されたもので
ある。
［実施例］
次に、図面を参照して、本発明の実施例について説明す
る。
る。
第１図（ａ＞は、本発明の一実施例の平面図であり、第
１図（ｂ）は、そのｘ−ｘ’線断面図である。これらの
図において、半導体基板９内には不純物拡散抵抗体Ｎ３
が形成されており、そして半導体基板９の表面は、絶縁
酸化物層７と絶縁物層８に覆われている。絶縁酸化物層
７は、不純物拡散抵抗体層３の表面上でその膜厚がＪく
なされている。不純物拡散抵抗体層３の両端には、その
電極となる導体層１が形成されており、そして、導体層
１は絶縁酸化物層７および絶縁物層８を貫通するコンタ
クトホール２を介して、不純物拡散抵抗体層３と接触し
ている。
１図（ｂ）は、そのｘ−ｘ’線断面図である。これらの
図において、半導体基板９内には不純物拡散抵抗体Ｎ３
が形成されており、そして半導体基板９の表面は、絶縁
酸化物層７と絶縁物層８に覆われている。絶縁酸化物層
７は、不純物拡散抵抗体層３の表面上でその膜厚がＪく
なされている。不純物拡散抵抗体層３の両端には、その
電極となる導体層１が形成されており、そして、導体層
１は絶縁酸化物層７および絶縁物層８を貫通するコンタ
クトホール２を介して、不純物拡散抵抗体層３と接触し
ている。
抵抗体層３の一部表面上には、絶縁酸化物層７を介して
、多結晶シリコンゲートが形成されている。この多結晶
シリコンゲート４には、絶縁物層８を貫通するコンタク
トホール６を介して導体層５が接触している。
、多結晶シリコンゲートが形成されている。この多結晶
シリコンゲート４には、絶縁物層８を貫通するコンタク
トホール６を介して導体層５が接触している。
而して、この装置において多結晶シリコンゲート部分に
おいては、その両端の抵抗体層をソース・ドレイン領域
とし、多結晶シリコンゲート４の下部の基板表面部分を
チャネル部とするＭ ＯＳ ｈランジスタが形成されて
いる。そして、このゲートに、キャリアを排斥するゲー
ト電圧が印加されると、ゲート下は空乏層１０が形成さ
れて、導体層１．１間の抵抗値は増大する。ここで、ゲ
ートに印加する電圧を加減するならば、それに応じて抵
抗値も増減する。従って、ゲート電圧を調整することに
より、抵抗値を所望の値とすることができる。
おいては、その両端の抵抗体層をソース・ドレイン領域
とし、多結晶シリコンゲート４の下部の基板表面部分を
チャネル部とするＭ ＯＳ ｈランジスタが形成されて
いる。そして、このゲートに、キャリアを排斥するゲー
ト電圧が印加されると、ゲート下は空乏層１０が形成さ
れて、導体層１．１間の抵抗値は増大する。ここで、ゲ
ートに印加する電圧を加減するならば、それに応じて抵
抗値も増減する。従って、ゲート電圧を調整することに
より、抵抗値を所望の値とすることができる。
次に、第２図（ａ＞、（ｂ）を参照して本発明の他の実
施例について説明する。第２図（ａ＞、（ｂ）は、それ
ぞれ、この実施例の平面図と断面図であって、第１図（
ａ＞、（ｂ）のものと同一の部分には同一の番号が付さ
れているので詳細な説明は省略するが、この実施例にお
いては、多結晶シリコンゲート４が、不純物拡散抵抗体
層４の全幅にわたって形成されている。このようにすれ
ば、抵抗値を大きく変化させることができる。
施例について説明する。第２図（ａ＞、（ｂ）は、それ
ぞれ、この実施例の平面図と断面図であって、第１図（
ａ＞、（ｂ）のものと同一の部分には同一の番号が付さ
れているので詳細な説明は省略するが、この実施例にお
いては、多結晶シリコンゲート４が、不純物拡散抵抗体
層４の全幅にわたって形成されている。このようにすれ
ば、抵抗値を大きく変化させることができる。
以上の実施例では、ＭＯＳ）ランジスタのソース・ドレ
イン領域とチャネル部とが同一導電型同一不純物濃度の
ものであったが、この構成のものは、チャネルドーピン
グのような特別の工程を必要としないので、製法上有利
である。しかしながら、本発明は、これに限定されるも
のではない。
イン領域とチャネル部とが同一導電型同一不純物濃度の
ものであったが、この構成のものは、チャネルドーピン
グのような特別の工程を必要としないので、製法上有利
である。しかしながら、本発明は、これに限定されるも
のではない。
例えば、抵抗体層であるソース・ドレイン領域がＮ型領
域である場合に、チャネル部は、Ｎ−型領域、Ｐ−型領
域あるいはＰ型領域の何れであってもよい。換言すれば
、本発明で用いるＭｏＳトランジスタは、エンハンスメ
ント型、デプリーション型のいずれでもよいということ
である。また、本発明においては、ＭｏＳトランジスタ
のゲートに、多数キャリアに対して蓄積モードあるいは
排斥モード（反転モード）となる何れの電圧を印加して
もよい。要は、チャネル部の抵抗を有効に制御して、適
切な抵抗値のものが得られればよいのである。
域である場合に、チャネル部は、Ｎ−型領域、Ｐ−型領
域あるいはＰ型領域の何れであってもよい。換言すれば
、本発明で用いるＭｏＳトランジスタは、エンハンスメ
ント型、デプリーション型のいずれでもよいということ
である。また、本発明においては、ＭｏＳトランジスタ
のゲートに、多数キャリアに対して蓄積モードあるいは
排斥モード（反転モード）となる何れの電圧を印加して
もよい。要は、チャネル部の抵抗を有効に制御して、適
切な抵抗値のものが得られればよいのである。
本発明の多結晶シリコンゲートは、標準的Ｍ○Ｓ■Ｃの
製造工程中において形成することができるので、本発明
の抵抗器は格別の工程を付加することなく、製造するこ
とができる。
製造工程中において形成することができるので、本発明
の抵抗器は格別の工程を付加することなく、製造するこ
とができる。
［発明の効果〕
以上説明したように、本発明は、半導体基板内に形成さ
れた抵抗体層とともにこの層をソースドレイン領域とす
るＭＯＳ）ランジスタを設けたものであるから、抵抗体
層を形成する不純物ドーピング工程において、製造上の
ばらつきが発生しても、あるいは製造後に抵抗値が変化
しても、ＭＯＳトランジスタに適切なゲート電圧を印加
することによって、抵抗値を所望の値に補正することが
できる。
れた抵抗体層とともにこの層をソースドレイン領域とす
るＭＯＳ）ランジスタを設けたものであるから、抵抗体
層を形成する不純物ドーピング工程において、製造上の
ばらつきが発生しても、あるいは製造後に抵抗値が変化
しても、ＭＯＳトランジスタに適切なゲート電圧を印加
することによって、抵抗値を所望の値に補正することが
できる。
第１ ＵＡ （ａ ）は、本発明の一実施例の平面図、
第１図（ｂ）は、そのｘ−ｘ’線断面図、第２図（ａ＞
は、本発明の他の実施例の平面図、第２図（ｂ）は、そ
の断面図、第３図＜ａ）は、従来例の平面図、第３図（
ｂ）は、そのＹ−Ｙ’線断面図である。 １．５・・・導体層、 ２．６・・コンタクトホール３
・・・不純物拡散抵抗体層、 ４・・・多結晶シリコン
ゲート、 ７・・・絶縁酸化物層、 ８・・絶縁物層、
９・・・半導体基板、 １０・・・空乏層。
第１図（ｂ）は、そのｘ−ｘ’線断面図、第２図（ａ＞
は、本発明の他の実施例の平面図、第２図（ｂ）は、そ
の断面図、第３図＜ａ）は、従来例の平面図、第３図（
ｂ）は、そのＹ−Ｙ’線断面図である。 １．５・・・導体層、 ２．６・・コンタクトホール３
・・・不純物拡散抵抗体層、 ４・・・多結晶シリコン
ゲート、 ７・・・絶縁酸化物層、 ８・・絶縁物層、
９・・・半導体基板、 １０・・・空乏層。
Claims (1)
- 半導体基板と、該半導体基板内に形成された不純物拡散
抵抗体層と、該不純物拡散抵抗体層に接続された１対の
電極とを具えた半導体装置において、前記１対の電極の
間には、前記不純物拡散抵抗体層の少なくとも一部をそ
のソース・ドレイン領域とするＭＯＳトランジスタが接
続されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63240173A JP2710356B2 (ja) | 1988-09-26 | 1988-09-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63240173A JP2710356B2 (ja) | 1988-09-26 | 1988-09-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0287662A true JPH0287662A (ja) | 1990-03-28 |
| JP2710356B2 JP2710356B2 (ja) | 1998-02-10 |
Family
ID=17055562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63240173A Expired - Lifetime JP2710356B2 (ja) | 1988-09-26 | 1988-09-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2710356B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56167360A (en) * | 1980-05-26 | 1981-12-23 | Mitsubishi Electric Corp | Diffused resistance element in semiconductor device |
| JPS60244058A (ja) * | 1984-05-18 | 1985-12-03 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JPS6316654A (ja) * | 1986-07-08 | 1988-01-23 | Nec Corp | 半導体装置 |
-
1988
- 1988-09-26 JP JP63240173A patent/JP2710356B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56167360A (en) * | 1980-05-26 | 1981-12-23 | Mitsubishi Electric Corp | Diffused resistance element in semiconductor device |
| JPS60244058A (ja) * | 1984-05-18 | 1985-12-03 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JPS6316654A (ja) * | 1986-07-08 | 1988-01-23 | Nec Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2710356B2 (ja) | 1998-02-10 |
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