JPS63150747A - バツフアメモリアドレス生成回路 - Google Patents
バツフアメモリアドレス生成回路Info
- Publication number
- JPS63150747A JPS63150747A JP61297501A JP29750186A JPS63150747A JP S63150747 A JPS63150747 A JP S63150747A JP 61297501 A JP61297501 A JP 61297501A JP 29750186 A JP29750186 A JP 29750186A JP S63150747 A JPS63150747 A JP S63150747A
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- JP
- Japan
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- address
- ram
- memory
- generation circuit
- gray code
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000737 periodic effect Effects 0.000 claims description 3
- 230000001052 transient effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000007704 transition Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
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Landscapes
- Memory System Of A Hierarchy Structure (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の目的）
（産業上の利用分野）
本発明は一般のランダムアクセス可能なメモリ（ＲＡＭ
）をバッファメモリとして使う場合のメモリアドレス生
成回路に関する。
）をバッファメモリとして使う場合のメモリアドレス生
成回路に関する。
（従来の技術）
近年、アナログ信号をデジタル的に処理するデジタル信
号処理（ＤＳＰ＞が広く用いられるようになった。この
ＤＳＰにおいては、アナログ信号をサンプルするサンプ
リング間隔の整数倍の時間だけデータを遅延させる遅延
素子が不可欠である。
号処理（ＤＳＰ＞が広く用いられるようになった。この
ＤＳＰにおいては、アナログ信号をサンプルするサンプ
リング間隔の整数倍の時間だけデータを遅延させる遅延
素子が不可欠である。
その目的に最も合ったものはシフトレジスタで、第２図
に示すように、フリップフロップ（２−１）を必要な数
だけ直列に接続し、サンプルクロック（２−５の信号線
から入力される）でシフトするように構成すればよい（
２−２）。これで１ビット分のシフトレジスタが構成で
きるから、それを必要なビット幅の分だけ並列に接続す
る。２−３はサンプルデータの入力信号線、２−４は遅
延させたデータの出力線でおる。しかし、汎用論理ゲー
トファミリのシフトレジスタやフリップフロップは、１
つのＩＣ内に集積されたビット数や段数が少なく、長い
遅延時間を実現するには非常に多くのＩＣパッケージが
必要になる、という欠点がある。
に示すように、フリップフロップ（２−１）を必要な数
だけ直列に接続し、サンプルクロック（２−５の信号線
から入力される）でシフトするように構成すればよい（
２−２）。これで１ビット分のシフトレジスタが構成で
きるから、それを必要なビット幅の分だけ並列に接続す
る。２−３はサンプルデータの入力信号線、２−４は遅
延させたデータの出力線でおる。しかし、汎用論理ゲー
トファミリのシフトレジスタやフリップフロップは、１
つのＩＣ内に集積されたビット数や段数が少なく、長い
遅延時間を実現するには非常に多くのＩＣパッケージが
必要になる、という欠点がある。
ざらに、シフトクロックに同期して、すべての段のフリ
ップフロップが動作（変化）するため、消費電力が大き
いという欠点が必る。
ップフロップが動作（変化）するため、消費電力が大き
いという欠点が必る。
そこで、第３図に示すように、汎用のＲＡＭとアドレス
生成回路を使って、ＲＡＭをシフトレジスタの代りに使
う場合がある。これは、汎用のＲＡＭ（３−１）に周期
性をもったアドレス列を与え、そのアドレスから古いデ
ータを読み出したあと新しいデータを同じアドレスに書
き込む、という動作を繰り返すことにより、与えるアド
レス列の周期長だけの段数の遅延を実現するものである
。このときＲＡＭのワード数は、アドレス列の周期より
多ければよく、またＲＡＭに与えるアドレスは、その周
期長を２進数で表現するのに十分なビット数があれば良
い。
生成回路を使って、ＲＡＭをシフトレジスタの代りに使
う場合がある。これは、汎用のＲＡＭ（３−１）に周期
性をもったアドレス列を与え、そのアドレスから古いデ
ータを読み出したあと新しいデータを同じアドレスに書
き込む、という動作を繰り返すことにより、与えるアド
レス列の周期長だけの段数の遅延を実現するものである
。このときＲＡＭのワード数は、アドレス列の周期より
多ければよく、またＲＡＭに与えるアドレスは、その周
期長を２進数で表現するのに十分なビット数があれば良
い。
たとえば、一般のテレビに使われているＮＴＳＣ方式の
信号を、１水平走査期間分だけ、カラーサブキャリア周
波数の４倍のサンプル周波数でサンプルして蓄えて、１
水平走査期間分の遅延を実現するには、９１０ワードの
ＲＡＭがあればよい。従って、第３図に示すように、１
にワード×８ビット（テレビ信号は８ビット程度の分解
能で十分だから）の汎用ＲＡＭを用いて、１０ビツトの
アドレスを与え、そのアドレスが９１０個の相異った値
を周期的に繰り返すようなアドレス列になっていればよ
い。このため通常は、１０ビツトの２進カウンタ（３−
２）に９０９をロードしてカウントダウンをし、０にな
れば次に再び９０９をロードするようにしておき、その
カウンタの値をＲＡＭに与える、といった方法で実現す
る。この方式によれば、１にワード×８ビットのＲＡＭ
Ｉ、ｔＬｓＩパッケージ１つで実現されており、ざらに
カウンタもＰＡＬ（プログラマブルアレイロジック）を
用いれば１パツケージ、汎用論理ゲートを用いても、１
０パッケージ前後で実現）きるから、シフトレジスタを
用いる場合に比べてパッケージ数を大幅に削減できる。
信号を、１水平走査期間分だけ、カラーサブキャリア周
波数の４倍のサンプル周波数でサンプルして蓄えて、１
水平走査期間分の遅延を実現するには、９１０ワードの
ＲＡＭがあればよい。従って、第３図に示すように、１
にワード×８ビット（テレビ信号は８ビット程度の分解
能で十分だから）の汎用ＲＡＭを用いて、１０ビツトの
アドレスを与え、そのアドレスが９１０個の相異った値
を周期的に繰り返すようなアドレス列になっていればよ
い。このため通常は、１０ビツトの２進カウンタ（３−
２）に９０９をロードしてカウントダウンをし、０にな
れば次に再び９０９をロードするようにしておき、その
カウンタの値をＲＡＭに与える、といった方法で実現す
る。この方式によれば、１にワード×８ビットのＲＡＭ
Ｉ、ｔＬｓＩパッケージ１つで実現されており、ざらに
カウンタもＰＡＬ（プログラマブルアレイロジック）を
用いれば１パツケージ、汎用論理ゲートを用いても、１
０パッケージ前後で実現）きるから、シフトレジスタを
用いる場合に比べてパッケージ数を大幅に削減できる。
３−３はサンプルデータの入力信号線、３−４は遅延さ
せたデータの出力線、３−５はＲＡＭに与えるアドレス
線である。
せたデータの出力線、３−５はＲＡＭに与えるアドレス
線である。
しかしながら、このようなＲＡＭは汎用論理素子のシフ
トレジスタに比べてかなり遅いので、ＲＡＭの性能限界
に近いスピードで使うことが多くなる。上の例では、サ
ンプル周波数が、１４．３ＭＨｚだから６９．８ｎＳｅ
Ｃのサイクルタイムで動作させなければならない。この
ために、高速のＲＡＭを用いることはもちろんだが、ア
ドレス列を次々と変化させる際に、素早く次のアドレス
に変化させて、アドレスの遷移時間を極力短くする必要
がある。この例では、７０ｎｓｅｃ弱のサイクルで読み
出しと書き込みを実行するわけだから、アクセスタイム
が２５〜３５ｎＳｅＣの非常に高速なＲＡＭを使わなけ
ればならないが、それでもアドレスの遷移時間は限り無
くＯに近付けることが要求される。ここで、このように
短い時間で１０本ものアドレスラインをドライブすると
、アドレスドライバに大きな過渡電流が流れてノイズを
発生し、電源線を通じて周辺の素子に被害が及ぶ、とい
う問題が生じる。特に、ＬＳＩの内部にアドレス生成回
路を内蔵する場合に問題が深刻でおり、アドレス線の変
化をもう少しゆっくりにすることにより、この問題を避
け、そのかわりにより高速なＲＡ Ｍを要求する、とい
ったことで逃げる場合が少なくない。
トレジスタに比べてかなり遅いので、ＲＡＭの性能限界
に近いスピードで使うことが多くなる。上の例では、サ
ンプル周波数が、１４．３ＭＨｚだから６９．８ｎＳｅ
Ｃのサイクルタイムで動作させなければならない。この
ために、高速のＲＡＭを用いることはもちろんだが、ア
ドレス列を次々と変化させる際に、素早く次のアドレス
に変化させて、アドレスの遷移時間を極力短くする必要
がある。この例では、７０ｎｓｅｃ弱のサイクルで読み
出しと書き込みを実行するわけだから、アクセスタイム
が２５〜３５ｎＳｅＣの非常に高速なＲＡＭを使わなけ
ればならないが、それでもアドレスの遷移時間は限り無
くＯに近付けることが要求される。ここで、このように
短い時間で１０本ものアドレスラインをドライブすると
、アドレスドライバに大きな過渡電流が流れてノイズを
発生し、電源線を通じて周辺の素子に被害が及ぶ、とい
う問題が生じる。特に、ＬＳＩの内部にアドレス生成回
路を内蔵する場合に問題が深刻でおり、アドレス線の変
化をもう少しゆっくりにすることにより、この問題を避
け、そのかわりにより高速なＲＡ Ｍを要求する、とい
ったことで逃げる場合が少なくない。
（発明が解決しようとする問題点）
以上述べたように、ＲＡＭに与える多くのアドレス線を
高速かつ同時に変化させる際に、大きな過渡電流が流れ
、電源線にノイズが生じる、という問題があった。
高速かつ同時に変化させる際に、大きな過渡電流が流れ
、電源線にノイズが生じる、という問題があった。
本発明は、アドレス線のうちで同時に変化する本数を減
らしｔ過Ｍ電流を減らし、電源線に生じるノイズを減ら
すことを目的とする。
らしｔ過Ｍ電流を減らし、電源線に生じるノイズを減ら
すことを目的とする。
（問題点を解決するための手段）
上記目的を達成するために、本発明によるアドレス生成
回路は、ＲＡＭに与えるアドレスとして、グレイコード
で表現された連続整数を生成するものでおる。
回路は、ＲＡＭに与えるアドレスとして、グレイコード
で表現された連続整数を生成するものでおる。
（作 用）
上述の様に、ＲＡＭに対して周期性を持ったアドレスを
与えてバッフ７メモリとして使う際に、そのアドレスと
してグレイコードで表現された連続整数を用いれば、相
前後する２つのアドレス間でただひとつのビットしか変
化しないから、ＲＡＭヘアドレスを出力する多くのアド
レスドライバの中で、状態を反転させるために大きな過
渡電流が流れるものはただひとつに限られ、電源線にノ
イズが生じるという問題が回避できる。
与えてバッフ７メモリとして使う際に、そのアドレスと
してグレイコードで表現された連続整数を用いれば、相
前後する２つのアドレス間でただひとつのビットしか変
化しないから、ＲＡＭヘアドレスを出力する多くのアド
レスドライバの中で、状態を反転させるために大きな過
渡電流が流れるものはただひとつに限られ、電源線にノ
イズが生じるという問題が回避できる。
（実施例）゛
本発明によるアドレス生成回路の一実施例を、図面を参
照して説明する。
照して説明する。
第１図は、第３図に示されている従来例の中のアドレス
生成回路部分（３−２）のみを書いたものである。連続
した整数を出力する通常の２進カウンタ（１−１）の出
力を、互いに隣りめったビットの排他的論理和をとるこ
とにより、グレイコードとして連続した整数に変換でき
るから、これをアドレスとしてＲＡＭに与えれば、相前
後する２つのアドレス間でただひとつのビットしか変化
しないようにできる。グレイコードは、第５図に示すよ
うに、連続した２つの値の間では、１ビツトしか変化し
ないような符号である。
生成回路部分（３−２）のみを書いたものである。連続
した整数を出力する通常の２進カウンタ（１−１）の出
力を、互いに隣りめったビットの排他的論理和をとるこ
とにより、グレイコードとして連続した整数に変換でき
るから、これをアドレスとしてＲＡＭに与えれば、相前
後する２つのアドレス間でただひとつのビットしか変化
しないようにできる。グレイコードは、第５図に示すよ
うに、連続した２つの値の間では、１ビツトしか変化し
ないような符号である。
本発明による別の実施例を第４図に示す。
ＲＡＭとして例えばＤＲＡＭ （ダイナミックＲＡＭ）
のように、ニブルモードやページモードなどの高速アク
セスモードを備えているものを用いる場合について考え
る。この場合、ＲＡＭのアドレスを高速に変化させる必
要があるのは、それらの高速アクセスモードを使う場合
である。それらのモードでは、ＲＡＭの全ワードについ
て使えるわけではなく、ニブルモードならば４ワード、
というように使える範囲が限られている。その場合、連
続する４ワードについては、アドレスを高速に変化させ
ることが有効だが、別の４ワードへ移る時には、それほ
ど高速に変化させる必要がない。
のように、ニブルモードやページモードなどの高速アク
セスモードを備えているものを用いる場合について考え
る。この場合、ＲＡＭのアドレスを高速に変化させる必
要があるのは、それらの高速アクセスモードを使う場合
である。それらのモードでは、ＲＡＭの全ワードについ
て使えるわけではなく、ニブルモードならば４ワード、
というように使える範囲が限られている。その場合、連
続する４ワードについては、アドレスを高速に変化させ
ることが有効だが、別の４ワードへ移る時には、それほ
ど高速に変化させる必要がない。
ＲＡＭ内部のプリチャージタイムなどにより、高速にア
クセスできないからである。
クセスできないからである。
したがって、アドレスドライバ周辺の回路を減らしたい
場合には、第４図に示すように、通常の２進カウンタ（
４−１）の出力の下位の２ビツトについて排他的論理和
をとることによりグレイコードになるようにすれば、は
ぼ目的を果すことができる。
場合には、第４図に示すように、通常の２進カウンタ（
４−１）の出力の下位の２ビツトについて排他的論理和
をとることによりグレイコードになるようにすれば、は
ぼ目的を果すことができる。
（発明の効果〕
上述のようにして生成した値をアドレスとしてＲＡＭに
与えれば、相前後する２つのアドレス間でただひとつの
ビットしか変化しないから、アドレスドライバによる電
源ノイズを気にすることなくアドレスドライバのドライ
ブ能力を高めることができる。したがって、アドレスの
遷移時間を小さくすることができ、短いサイクルタイム
を無駄なく使うことができるから、必要以上に高速のＲ
ＡＭを使わなくてすむ。
与えれば、相前後する２つのアドレス間でただひとつの
ビットしか変化しないから、アドレスドライバによる電
源ノイズを気にすることなくアドレスドライバのドライ
ブ能力を高めることができる。したがって、アドレスの
遷移時間を小さくすることができ、短いサイクルタイム
を無駄なく使うことができるから、必要以上に高速のＲ
ＡＭを使わなくてすむ。
第１図は本発明によるバッファメモリアドレス生成回路
の一実施例を示す図、第２図は従来のシフトレジスタ構
成による遅延回路の例を示す図、第３図は従来のＲＡＭ
とアドレス生成回路による遅延回路の例を示す図、第４
図は本発明によるバッファメモリアドレス生成回路の別
の実施例を示す図、第５図はグレイコードの説明図であ
る。 １−１・・・１０ビツトの２進カウンタ１−２・・・排
他的論理和回路 １−３・・・カウントアツプクロック入力線１−４・・
・ＲＡＭアドレス出力線 代理人 弁理士 則 近 憲 １も 同 竹 花 喜久男 ｆ−３ 第１図 第３図 彰３ 第、４図
の一実施例を示す図、第２図は従来のシフトレジスタ構
成による遅延回路の例を示す図、第３図は従来のＲＡＭ
とアドレス生成回路による遅延回路の例を示す図、第４
図は本発明によるバッファメモリアドレス生成回路の別
の実施例を示す図、第５図はグレイコードの説明図であ
る。 １−１・・・１０ビツトの２進カウンタ１−２・・・排
他的論理和回路 １−３・・・カウントアツプクロック入力線１−４・・
・ＲＡＭアドレス出力線 代理人 弁理士 則 近 憲 １も 同 竹 花 喜久男 ｆ−３ 第１図 第３図 彰３ 第、４図
Claims (2)
- （１）ランダムアクセス可能なメモリに対して周期性を
もったアドレス列を与えて読み出し／書き込みを行うこ
とにより前記メモリに前記周期内のデータ列を蓄えてバ
ッファメモリとして使う際のアドレス生成回路において
、前記メモリに与える前記アドレス列を、相前後するど
の２つのアドレスを比較してもただひとつのビットしか
変化しない、グレイコード表現による連続した整数列に
なるように生成することを特徴とするバッファメモリア
ドレス生成回路。 - （２）メモリに与えるアドレスを表現するビット列を２
つ以上の部分ビット列に分けて、その中の少なくとも１
つ以上の部分ビット列について、相前後する２つのアド
レス間でただひとつのビットしか変化しない、グレイコ
ード表現による連続した整数列になるように生成するこ
とを特徴とする特許請求の範囲第１項記載のバッファメ
モリアドレス生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61297501A JPS63150747A (ja) | 1986-12-16 | 1986-12-16 | バツフアメモリアドレス生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61297501A JPS63150747A (ja) | 1986-12-16 | 1986-12-16 | バツフアメモリアドレス生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63150747A true JPS63150747A (ja) | 1988-06-23 |
Family
ID=17847327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61297501A Pending JPS63150747A (ja) | 1986-12-16 | 1986-12-16 | バツフアメモリアドレス生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63150747A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0383260A2 (en) * | 1989-02-13 | 1990-08-22 | Kabushiki Kaisha Toshiba | Elastic buffer circuit |
| EP0470793A2 (en) * | 1990-08-06 | 1992-02-12 | Matsushita Electric Industrial Co., Ltd. | Digital signal orthogonal transformer apparatus |
| JPH04373041A (ja) * | 1991-06-21 | 1992-12-25 | Mitsubishi Electric Corp | マイクロコンピュータ |
| JPH08227585A (ja) * | 1994-08-26 | 1996-09-03 | Sgs Thomson Microelectron Ltd | メモリ装置 |
| EP0913829A1 (en) * | 1997-10-31 | 1999-05-06 | STMicroelectronics S.r.l. | Memory circuit with improved address signal generator |
-
1986
- 1986-12-16 JP JP61297501A patent/JPS63150747A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0383260A2 (en) * | 1989-02-13 | 1990-08-22 | Kabushiki Kaisha Toshiba | Elastic buffer circuit |
| EP0470793A2 (en) * | 1990-08-06 | 1992-02-12 | Matsushita Electric Industrial Co., Ltd. | Digital signal orthogonal transformer apparatus |
| JPH04373041A (ja) * | 1991-06-21 | 1992-12-25 | Mitsubishi Electric Corp | マイクロコンピュータ |
| JPH08227585A (ja) * | 1994-08-26 | 1996-09-03 | Sgs Thomson Microelectron Ltd | メモリ装置 |
| EP0913829A1 (en) * | 1997-10-31 | 1999-05-06 | STMicroelectronics S.r.l. | Memory circuit with improved address signal generator |
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