Nothing Special   »   [go: up one dir, main page]

KR960042730A - 반도체기억장치 - Google Patents

반도체기억장치 Download PDF

Info

Publication number
KR960042730A
KR960042730A KR1019960017604A KR19960017604A KR960042730A KR 960042730 A KR960042730 A KR 960042730A KR 1019960017604 A KR1019960017604 A KR 1019960017604A KR 19960017604 A KR19960017604 A KR 19960017604A KR 960042730 A KR960042730 A KR 960042730A
Authority
KR
South Korea
Prior art keywords
signal
address
data
write
register
Prior art date
Application number
KR1019960017604A
Other languages
English (en)
Inventor
세이고 유쿠타케
킨야 미쯔모토
타카시 아키오카
마사히로 이와무라
노보루 아카야마
Original Assignee
카나이 쯔또무
가부시기가이샤 히다찌세이사구쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 카나이 쯔또무, 가부시기가이샤 히다찌세이사구쇼 filed Critical 카나이 쯔또무
Publication of KR960042730A publication Critical patent/KR960042730A/ko
Priority to KR1020040111063A priority Critical patent/KR100574108B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2218—Late write

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Abstract

본 발명은, 반도체기억장치에 관하여, 특히 동기식의 메모리와, 동기식메모리의 어드레스신호, 데이터신호의 제어방법에 관한 것으로서, 칩내의 어드레스신호의 새로운 제어방식을 사용한 메모리와, 후속기록기능을 온칩화한 SRAM등의 메모리를 제공하는 것을 목적으로 한 것이며, 그 구성에 있어서, 각 어드레스에 대하여, 판독용과 기록용의 2세트의 어드레스 레지스터를 형성하고, 또, 2세트의 어드레스레지스터의 사이에 중간레지스터를 형성하고, 중간레지스터는 클록신호와 기록가능신호와의 논리를 취한 신호에 의해 제어하고, 판독용과 기록용의 2세트의 어드레스레지스터는 클록신호만으로 제어하고, 2세트의 어드레스레지스터의 출력을 입력으로 하는 선택회로를 기록가능신호에 의해 선택해서 내부어드레스를 제어하는 것을 특징으로 한 것이다.

Description

반도체기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 레이트라이트(late-write) 방식을 사용하는 본 발명의 실시예 1의 어드레신호 제어방식의 블록도, 제7도는 본 발명을 동기식(syschronous) SRAM에 사용한 경우의 개략을 표시한 블록도.

Claims (8)

  1. 기준의 클록신호에 의거해서 어드레스나 데이터의 입출력을 행하는 동기식 메모리에 있어서, 기록어드레스를 도입하는 사이클의 n사이클후에, 외부로부터 데이터를 도입하여 유지하는 n단(段)으로 이루어진 데이터 유지수단과, 기록사이클마다 n단의 데이터유지수단내에서 데이터를 시프트시키는 제어수단과, 기록사이클마다 기록어드레스를 도입하고, 최초에 도입한 어드레스를, 최초의 기록사이클로부터 n사이클후의 기록사이클까지 유지하는 n단으로 이루어진 기록어드레스유지수단과, 기록사이클마다 n단의 기록어드레스 유지수단내에서 데이터를 시프트시켜, n사이클후의 기록사이클시에 데이터를 메모리에 기록시키는 제어수단을 가진 것을 특징으로 하는 반도체기억장치.
  2. 기준의 클록신호에 의거해서 어드레스나 데이터의 입출력을 행하는 동기식 메모리에 있어서, 기록어드레스를 도입하는 사이클의 n사이클후에, 외부로부터 데이터를 도입하여 유지하는 n단(段)으로 이루어진 데이터 유지수단과, 기록사이클마다 n단의 데이터유지수단내에서 데이터를 시프트시키는 제어수단과, 기록사이클마다 기록어드레스를 도입하고, 최초에 도입한 어드레스를, 최초의 기록사이클로부터 n사이클후의 기록사이클까지 유지하는 n단으로 이루어진 기록어드레스유지수단과, 기록사이클마다 n단의 기록어드레스 유지수단내에서 데이터를 시프트시켜, n사이클후의 기록사이클시에 데이터를 메모리에 기록시키는 제어수단과, 기록사이클의 뒤에 판독사이클이 계속되고, 또한, 기록사이클과 판독사이클의 도입어드레스가 일치하였을 경우에, 상기 기록사이클보다 n사이클후에 도입되는 데이터를 일시적으로 유지해서, 다음의 n+1번째의 사이클시에 출력시키는 수 단을 가진 것을 특징으로하는 반도체기억장치.
  3. 적어도, 클록신호와, 어드레스신호와, 기록제어신호와, 데이터신호를 입력신호로 하고, 상기 입력신호의 각 어드레스신호에 대하여, 레지스터를 적어도 2세트 가진 것을 특징으로 하는 반도체기억장치.
  4. 적어도, 클록신호와, 어드레스신호와, 기록제어신호와, 데이터신호를 입력신호로 하고, 반도체기억장치에 있어서, 각 어드레스신호에 대하여, 제1레지스터와, 제2레지스터와, 선택회로를 가지고, 제1레지스터와 제2레지스터와의 사이에 지연회로를 형성한 것을 특징으로 하는 반도체기억장치.
  5. 적어도, 클록신호와, 어드레스신호와, 기록제어신호와, 데이터신호를 입력신호로 하는 반도체기억장치에 있어서, 각 어드레스신호에 대하여, 제1레지스터와, 제2레지스터와, 선택회로를 가지고, 제1레지스터와 제2레지스터와의 사이에 래치회로를 형성한 것을 특징으로 하는 반도체기억장치.
  6. 적어도, 클록신호와, 어드레스신호와, 기록제어신호와, 데이터신호를 입력신호로 하는 반도체기억장치에 있어서, 각 어드레스신호에 대하여, 제1레지스터와, 제2레지스터와, 선택회로를 가지고, 제1레지스터와 제2레지스터와의 사이에 제3레지스터를 형성한 것을 특징으로 하는 반도체기억장치.
  7. 적어도, 클록신호와, 어드레스신호와, 기록제어신호와, 데이터신호를 입력신호로 하고, 반도체기억장치에 있어서, 각 어드레스신호에 형성한 복수의 레지스터중 적어도 2개이상의 레지스터를 동일한 논리의 신호에 의해 제어하는 것을 특징으로 하는 반도체기억장치.
  8. 기준의 클록신호에 의거해서 어드레스나 데이터의 입출력을 행하는 동기식 메모리에 있어서, 어드레스의 도입을 기준의 클록신호 상승에지에 의해 제어하고, 데이터의 도입을 기준의 클록신호하강에지에 의해 제어하는 것을 특징으로 하는 반도체기억장치..
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960017604A 1995-05-24 1996-05-23 반도체기억장치 KR960042730A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040111063A KR100574108B1 (ko) 1995-05-24 2004-12-23 반도체기억장치

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP07124709A JP3102301B2 (ja) 1995-05-24 1995-05-24 半導体記憶装置
JP95-124709 1995-05-24

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020040111063A Division KR100574108B1 (ko) 1995-05-24 2004-12-23 반도체기억장치

Publications (1)

Publication Number Publication Date
KR960042730A true KR960042730A (ko) 1996-12-21

Family

ID=14892169

Family Applications (6)

Application Number Title Priority Date Filing Date
KR1019960017604A KR960042730A (ko) 1995-05-24 1996-05-23 반도체기억장치
KR1020040111063A KR100574108B1 (ko) 1995-05-24 2004-12-23 반도체기억장치
KR1020050097450A KR100783049B1 (ko) 1995-05-24 2005-10-17 반도체기억장치
KR1020050097447A KR100694440B1 (ko) 1995-05-24 2005-10-17 반도체기억장치
KR1020070056051A KR100915554B1 (ko) 1995-05-24 2007-06-08 반도체기억장치
KR1020090006544A KR100945968B1 (ko) 1995-05-24 2009-01-28 반도체기억장치

Family Applications After (5)

Application Number Title Priority Date Filing Date
KR1020040111063A KR100574108B1 (ko) 1995-05-24 2004-12-23 반도체기억장치
KR1020050097450A KR100783049B1 (ko) 1995-05-24 2005-10-17 반도체기억장치
KR1020050097447A KR100694440B1 (ko) 1995-05-24 2005-10-17 반도체기억장치
KR1020070056051A KR100915554B1 (ko) 1995-05-24 2007-06-08 반도체기억장치
KR1020090006544A KR100945968B1 (ko) 1995-05-24 2009-01-28 반도체기억장치

Country Status (4)

Country Link
US (1) US5761150A (ko)
JP (1) JP3102301B2 (ko)
KR (6) KR960042730A (ko)
TW (1) TW317635B (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5838631A (en) 1996-04-19 1998-11-17 Integrated Device Technology, Inc. Fully synchronous pipelined ram
US6320785B1 (en) * 1996-07-10 2001-11-20 Hitachi, Ltd. Nonvolatile semiconductor memory device and data writing method therefor
EP0928977A4 (en) 1997-05-16 2000-01-05 Hoya Kabushiki Kaisha PLASTIC OPTICAL COMPONENT WITH A REFLECTION-PREVENTING FILM AND MECHANISM FOR THE SAME-SHAPED FILM THICKNESS PRODUCTION OF THIS FILM
US6075730A (en) * 1997-10-10 2000-06-13 Rambus Incorporated High performance cost optimized memory with delayed memory writes
US6115320A (en) 1998-02-23 2000-09-05 Integrated Device Technology, Inc. Separate byte control on fully synchronous pipelined SRAM
JP4107716B2 (ja) * 1998-06-16 2008-06-25 株式会社ルネサステクノロジ Ｆｉｆｏ型記憶装置
KR100270959B1 (ko) * 1998-07-07 2000-11-01 윤종용 반도체 메모리 장치
KR100283470B1 (ko) * 1998-12-09 2001-03-02 윤종용 반도체 메모리 장치의 어드레스 발생회로
US7069406B2 (en) * 1999-07-02 2006-06-27 Integrated Device Technology, Inc. Double data rate synchronous SRAM with 100% bus utilization
TW522399B (en) * 1999-12-08 2003-03-01 Hitachi Ltd Semiconductor device
US6501698B1 (en) * 2000-11-01 2002-12-31 Enhanced Memory Systems, Inc. Structure and method for hiding DRAM cycle time behind a burst access
US7403446B1 (en) * 2005-09-27 2008-07-22 Cypress Semiconductor Corporation Single late-write for standard synchronous SRAMs
WO2008002645A2 (en) * 2006-06-28 2008-01-03 Cypress Semiconductor Corporation Memory device and method for selective write based on input data value
KR101033464B1 (ko) 2008-12-22 2011-05-09 주식회사 하이닉스반도체 반도체 집적 회로
US8644088B2 (en) 2010-10-28 2014-02-04 Hynix Semiconductor Inc. Semiconductor memory device and semiconductor system including the same
US20180189374A1 (en) * 2016-12-30 2018-07-05 Arrow Devices Private Limited System and method for fast reading of signal databases

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5172379A (en) * 1989-02-24 1992-12-15 Data General Corporation High performance memory system
US5258952A (en) * 1990-12-14 1993-11-02 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with separate time-out control for read and write operations
JP3179788B2 (ja) * 1991-01-17 2001-06-25 三菱電機株式会社 半導体記憶装置
US5587961A (en) * 1996-02-16 1996-12-24 Micron Technology, Inc. Synchronous memory allowing early read command in write to read transitions
JP2005007598A (ja) * 2003-06-16 2005-01-13 Aoki Technical Laboratory Inc 細口筒状容器の射出延伸ブロー成形方法及び容器

Also Published As

Publication number Publication date
KR20070108293A (ko) 2007-11-09
JPH08321180A (ja) 1996-12-03
KR100945968B1 (ko) 2010-03-09
KR20090028585A (ko) 2009-03-18
KR100694440B1 (ko) 2007-03-12
KR100915554B1 (ko) 2009-09-03
KR20070108331A (ko) 2007-11-09
JP3102301B2 (ja) 2000-10-23
KR100574108B1 (ko) 2006-04-26
KR100783049B1 (ko) 2007-12-07
US5761150A (en) 1998-06-02
TW317635B (ko) 1997-10-11

Similar Documents

Publication Publication Date Title
KR100915554B1 (ko) 반도체기억장치
US5955905A (en) Signal generator with synchronous mirror delay circuit
US4685088A (en) High performance memory system utilizing pipelining techniques
KR960012013A (ko) 동기형 반도체 기억 장치
KR970017656A (ko) 버스트 모드를 가진 고속 반도체 메모리
KR950034777A (ko) 반도체 기억장치
KR960005605A (ko) 반도체 기억장치
JP2001167580A (ja) 半導体記憶装置
KR100194571B1 (ko) 반도체 메모리 및 그 기입 방법
JP3097301B2 (ja) 半導体メモリ装置
JPS6146916B2 (ko)
KR920007187A (ko) 반도체 기억장치
KR920702574A (ko) 반도체 집적회로
KR100211483B1 (ko) 블록 기록 시스템을 이용하는 반도체 메모리
JPS5927624A (ja) 論理変更可能な集積回路
KR970051298A (ko) 반도체 메모리 회로
KR100219491B1 (ko) 자동 프리차지 뱅크 선택 회로
KR100211770B1 (ko) 버스트 어드레스 레지스터
JPH0556598B2 (ko)
JP2788729B2 (ja) 制御信号発生回路
JP3057728B2 (ja) 半導体記憶装置
KR0135671B1 (ko) 리드 모디파이 라이트 동작 회로
JP4560204B2 (ja) 同期型メモリのアドレスバッファ回路
JPS63253592A (ja) 集積回路
JPS54123841A (en) Semiconductor integrated memory element

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
E701 Decision to grant or registration of patent right
NORF Unpaid initial registration fee