JPS63142416A - 入出力制御方式 - Google Patents
入出力制御方式Info
- Publication number
- JPS63142416A JPS63142416A JP28957386A JP28957386A JPS63142416A JP S63142416 A JPS63142416 A JP S63142416A JP 28957386 A JP28957386 A JP 28957386A JP 28957386 A JP28957386 A JP 28957386A JP S63142416 A JPS63142416 A JP S63142416A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- storage device
- area
- page
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 8
- 239000000872 buffer Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
主記憶装置からファイル記憶装置へ転送する1回のデー
タ量を、主記憶装置の連続アクセスが可能な領域の大き
さに基づいて定めることにより、入出力要求発行回数を
少なくして効率的なデータ転送を可能にする。
タ量を、主記憶装置の連続アクセスが可能な領域の大き
さに基づいて定めることにより、入出力要求発行回数を
少なくして効率的なデータ転送を可能にする。
本発明は、データ処理システムにおける磁気ディスク等
のファイル記憶装置と主記憶装置との間の入出力制御方
式に関する。
のファイル記憶装置と主記憶装置との間の入出力制御方
式に関する。
仮想記憶方式のデータ処理システムでは、実アドレス空
間と論理アドレス空間との対応をセグメントテーブルお
よびページテーブルを用いて管理し、動作時にはベージ
ングにより、主記憶上のページを必要に応じて入れ替え
制御し、プログラム側が、主記憶のサイズや領域の位置
を何ら意識することなしに、論理アドレスによりアクセ
スすることを可能にされる。
間と論理アドレス空間との対応をセグメントテーブルお
よびページテーブルを用いて管理し、動作時にはベージ
ングにより、主記憶上のページを必要に応じて入れ替え
制御し、プログラム側が、主記憶のサイズや領域の位置
を何ら意識することなしに、論理アドレスによりアクセ
スすることを可能にされる。
しかし、プログラムが論理アドレス空間上で複数ページ
にまたがる連続領域を獲得したとしても、主記憶上では
、ページングによる制御の結果として、物理的に不連続
の複数領域が割り当てられる場合が生じる。
にまたがる連続領域を獲得したとしても、主記憶上では
、ページングによる制御の結果として、物理的に不連続
の複数領域が割り当てられる場合が生じる。
第4図は、このような論理アドレス空間と物理アドレス
空間との間の領域対応の例を示したものである。
空間との間の領域対応の例を示したものである。
ところで、主記憶上の連続あるいは不連続の任意複数ペ
ージからなる領域とディスク装置等の入出力装置との間
でデータ転送(DMA転送)を行なう場合、一般には、
データチェイン機能があれば、各領域のデータをリンク
して、単一の入出力要求で連続転送する方法がとられて
いる。
ージからなる領域とディスク装置等の入出力装置との間
でデータ転送(DMA転送)を行なう場合、一般には、
データチェイン機能があれば、各領域のデータをリンク
して、単一の入出力要求で連続転送する方法がとられて
いる。
これに対して、データチェイン機能を利用できないシス
テムでは、各ページ単位に入出力要求を発行してデータ
転送を行なう方法がとられている。
テムでは、各ページ単位に入出力要求を発行してデータ
転送を行なう方法がとられている。
これは前述したように論理アドレス上では連続している
1つの領域も、実記憶上ではページングにより不連続な
複数ページの領域に分割されている場合があるからであ
る。
1つの領域も、実記憶上ではページングにより不連続な
複数ページの領域に分割されている場合があるからであ
る。
第5図に、データチェインを用いない場合における、従
来のユーザバッファ(入出力領域)と入出力装置との間
の入出力制御方式の例をフローで示す。
来のユーザバッファ(入出力領域)と入出力装置との間
の入出力制御方式の例をフローで示す。
なお第4図に例示されているように、ユーザバッファが
、論理アドレス空間上で、連続するmページの領域、D
、、 D2、−・・、Dmとして与えられているものと
する。またnを、現在着目しているページの番号を示す
変数とする(n=1.2、−・・、m)。
、論理アドレス空間上で、連続するmページの領域、D
、、 D2、−・・、Dmとして与えられているものと
する。またnを、現在着目しているページの番号を示す
変数とする(n=1.2、−・・、m)。
次に、第5図のフローの概略を、各ステップのないし■
にしたがって説明する。
にしたがって説明する。
■ 論理アドレスで指定されたユーザバッファのアドレ
スを、主記憶上の物理アドレスに変換する。
スを、主記憶上の物理アドレスに変換する。
■ ユーザバッファページD1 、Dz 、−・、Dm
を、主記憶の上にマツピングしたときの対応するページ
フレームをM+ % Mt 、−1Mmとする。
を、主記憶の上にマツピングしたときの対応するページ
フレームをM+ % Mt 、−1Mmとする。
■ n−1に初期設定する。
■ MnをDMA転送する。
■ 全てのページフレームについて転送したか否かを判
定し、全て転送していれば終了(END)とし、残りの
ページフレームがあればステップ■を実行する。
定し、全て転送していれば終了(END)とし、残りの
ページフレームがあればステップ■を実行する。
■ n=n+1に更新し、ステップ■に戻り、動作を繰
り返す。
り返す。
このようにして、ユーザバッファに割り付けられた主記
憶上の全てのページフレームが、ページ単位に逐次転送
される。
憶上の全てのページフレームが、ページ単位に逐次転送
される。
ページングによる空間管理を行なっているがデータチェ
イン機能をもたないデータ処理システムでは、論理的に
連続した領域に対する入出力要求であっても、主記憶上
での領域の連続性が保証できないため、領域をページ単
位に分割して、それぞれに入出力要求を発行しなければ
ならなかった。
イン機能をもたないデータ処理システムでは、論理的に
連続した領域に対する入出力要求であっても、主記憶上
での領域の連続性が保証できないため、領域をページ単
位に分割して、それぞれに入出力要求を発行しなければ
ならなかった。
このため、ファイルアクセス処理時間が長くなるという
問題があった。
問題があった。
本発明は、入出力処理に割り付けられている実記憶の領
域について、内部の連続性を識別し、領域が連続してい
る限り、それが複数のページに亘っていても、1つの入
出力要求で処理するように制御するものである。
域について、内部の連続性を識別し、領域が連続してい
る限り、それが複数のページに亘っていても、1つの入
出力要求で処理するように制御するものである。
第1図に本発明の原理的構成を示す。
図において、1は処理装置、2は入出力処理部、3は空
間管理部、4は主記憶装置、5−0ないし5−4はユー
ザバッファとして使用される入出力領域に割り付けられ
たページフレーム、6はディスク装置である。
間管理部、4は主記憶装置、5−0ないし5−4はユー
ザバッファとして使用される入出力領域に割り付けられ
たページフレーム、6はディスク装置である。
処理装置1において、図示されていないユーザプログラ
ムが入出力命令を発行すると、入出力処理部2は、その
入出力領域のページを論理アドレス空間上で知り、これ
が主記憶装置4の物理アドレス空間上で連続しているか
どうか、すなわち連続するページフレームが割り付けら
れているかどうかを調べる。
ムが入出力命令を発行すると、入出力処理部2は、その
入出力領域のページを論理アドレス空間上で知り、これ
が主記憶装置4の物理アドレス空間上で連続しているか
どうか、すなわち連続するページフレームが割り付けら
れているかどうかを調べる。
この情報は、空間管理部3から得られる。そして、複数
のページフレームが連続していれば、その連続している
複数のページフレームに対して1つの入出力要求を発行
し、また複数のページフレームが不連続になっていれば
、各不連続のページごとに入出力要求を発行する。この
場合、入出力要求は、論理アドレス空間上で入出力領域
のアドレスと大きさを指定する。
のページフレームが連続していれば、その連続している
複数のページフレームに対して1つの入出力要求を発行
し、また複数のページフレームが不連続になっていれば
、各不連続のページごとに入出力要求を発行する。この
場合、入出力要求は、論理アドレス空間上で入出力領域
のアドレスと大きさを指定する。
空間管理部3は、ベージング制御および動的アドレス変
換の機能をもつ動的アドレス変換は、論理アドレスと物
理アドレスとの対応づけを行なうものであり、論理アド
レス空間のページ番号を、物理アドレス空間のページフ
レーム番号に変換することができる。
換の機能をもつ動的アドレス変換は、論理アドレスと物
理アドレスとの対応づけを行なうものであり、論理アド
レス空間のページ番号を、物理アドレス空間のページフ
レーム番号に変換することができる。
入出力処理部2は、これを利用して、主記憶装置、4に
割り付けられている入出力領域のページフレーム5−0
ないし&−4の連続性を判定する。
割り付けられている入出力領域のページフレーム5−0
ないし&−4の連続性を判定する。
入出力処理部2が入出力要求を発行すると、そこで指定
される入出力領域の論理アドレスは、空間管理部3で主
記憶袋Ft14のページフレームの物理アドレスに変換
されて、ディスク装置6との間でDMAによるデータ転
送が行なわれる。
される入出力領域の論理アドレスは、空間管理部3で主
記憶袋Ft14のページフレームの物理アドレスに変換
されて、ディスク装置6との間でDMAによるデータ転
送が行なわれる。
第2図により、本発明の詳細な説明する。
第2図は、論理アドレス空間上で入出力領域に指定され
た連続ページDI、D!、−・、DSが、それぞれ主記
憶装置の物理アドレス空間上で、不連続のページフレー
ムM1、M2、・−・、MSに割り付けられた場合に発
行される。入出力要求と、各入出力要求におけるDMA
転送の対象ページを示したものである。
た連続ページDI、D!、−・、DSが、それぞれ主記
憶装置の物理アドレス空間上で、不連続のページフレー
ムM1、M2、・−・、MSに割り付けられた場合に発
行される。入出力要求と、各入出力要求におけるDMA
転送の対象ページを示したものである。
図示のように、入出力領域は、M2、Ml、M4が連続
しており、他は不連続であるから、Ml、(Mg −M
x 、Ma ) 、Msの3つの領域グループに分割さ
れ、入出力要求は、■、■、■のように3回発行される
。他方、第4図に示されている従来の方式であれば、同
じM、ないしMSに対して入出力要求が5回発行される
。
しており、他は不連続であるから、Ml、(Mg −M
x 、Ma ) 、Msの3つの領域グループに分割さ
れ、入出力要求は、■、■、■のように3回発行される
。他方、第4図に示されている従来の方式であれば、同
じM、ないしMSに対して入出力要求が5回発行される
。
第3図に、本発明による入出力制御の1実施例をフロー
で示す。以下に、ステップ■ないし■にしたがって、フ
ローの概略を説明する。
で示す。以下に、ステップ■ないし■にしたがって、フ
ローの概略を説明する。
■ ユーザの入出力領域(ユーザバッファ領域)のペー
ジごとの論理アドレスを物理アドレスに変換する。
ジごとの論理アドレスを物理アドレスに変換する。
■ 変換された各ページの物理アドレスに基づいて、マ
ツピングされたページフレームをM8、M2、−・−1
Mmのように順序づける。
ツピングされたページフレームをM8、M2、−・−1
Mmのように順序づける。
■ ページフレームの順序を示す番号の変数をnとし、
ページフレームの連続数を示す変数をlとし、 に初期設定する。
ページフレームの連続数を示す変数をlとし、 に初期設定する。
■ ページフレームのMn+lとMn+J+lとが連続
しているか否かを判定する。連続していればステップ■
を実行し、連続していなければステップのを実行する。
しているか否かを判定する。連続していればステップ■
を実行し、連続していなければステップのを実行する。
■ 連続数をz=p+1に更新し、ステップ@に戻り、
繰り返す。
繰り返す。
いて、入出力要求を発行し、一度にDMA転送する。
■ 全てのページフレームを転送したかどうかを判定し
、全て転送していれば終了(END)L、残りがあれば
ステップ■を実行する。
、全て転送していれば終了(END)L、残りがあれば
ステップ■を実行する。
On−n+j!+l、 j!xQに更新し、ステップ
■に戻り動作を繰り返す。
■に戻り動作を繰り返す。
このようにして、M、 、Ml 、−・−1Mmについ
て連続しているページフレームの塊を逐次検出しながら
、その都度入出力要求を発行してDMA転送を行なう。
て連続しているページフレームの塊を逐次検出しながら
、その都度入出力要求を発行してDMA転送を行なう。
本発明によれば、論理アドレス空間では連続している領
域が、ページングにより実記憶上でどのようにマツピン
グされても、連続しているページについてはまとめてD
MA転送を図るため、データチェイン機能によらずとも
、データ転送効率をかなりの程度に改善することができ
る。
域が、ページングにより実記憶上でどのようにマツピン
グされても、連続しているページについてはまとめてD
MA転送を図るため、データチェイン機能によらずとも
、データ転送効率をかなりの程度に改善することができ
る。
第1図は本発明の原理的構成図、第2図は本発明による
入出力要求発行方法とDMA転送例を示す説明図、第3
図は本発明の1実施例のフローを示す図、第4図は物理
アドレス空間と論理アドレス空間との対応例を示す説明
図、第5図は従来の入出力制御方式のフローを示す図で
ある。 第1図中、 1:処理装置 2:入出力処理部 3:空間管理部 4:主記憶装置 5−0〜5−4:ページフレーム 6:ディスク装置
入出力要求発行方法とDMA転送例を示す説明図、第3
図は本発明の1実施例のフローを示す図、第4図は物理
アドレス空間と論理アドレス空間との対応例を示す説明
図、第5図は従来の入出力制御方式のフローを示す図で
ある。 第1図中、 1:処理装置 2:入出力処理部 3:空間管理部 4:主記憶装置 5−0〜5−4:ページフレーム 6:ディスク装置
Claims (1)
- 【特許請求の範囲】 主記憶装置とファイル記憶装置との間のデータ転送をデ
ータチェインを用いずに行なう入出力システムにおいて
、 主記憶装置上のデータが置かれている物理的な連続領域
の大きさを上限として1回のデータ転送単位を決定し、
入出力要求を行なうことを特徴とする入出力制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28957386A JPS63142416A (ja) | 1986-12-04 | 1986-12-04 | 入出力制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28957386A JPS63142416A (ja) | 1986-12-04 | 1986-12-04 | 入出力制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63142416A true JPS63142416A (ja) | 1988-06-14 |
Family
ID=17744979
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28957386A Pending JPS63142416A (ja) | 1986-12-04 | 1986-12-04 | 入出力制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63142416A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0589664A1 (en) * | 1992-09-21 | 1994-03-30 | International Business Machines Corporation | Scatter-gather in data processing system |
JP2007179286A (ja) * | 2005-12-27 | 2007-07-12 | Megachips Lsi Solutions Inc | 記憶装置および情報処理装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5424553A (en) * | 1977-07-27 | 1979-02-23 | Omron Tateisi Electronics Co | Control system for data transfer |
JPS573126A (en) * | 1980-06-05 | 1982-01-08 | Nec Corp | Input and output controlling system |
JPS5743221A (en) * | 1980-08-28 | 1982-03-11 | Fujitsu Ltd | Data transfer system |
-
1986
- 1986-12-04 JP JP28957386A patent/JPS63142416A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5424553A (en) * | 1977-07-27 | 1979-02-23 | Omron Tateisi Electronics Co | Control system for data transfer |
JPS573126A (en) * | 1980-06-05 | 1982-01-08 | Nec Corp | Input and output controlling system |
JPS5743221A (en) * | 1980-08-28 | 1982-03-11 | Fujitsu Ltd | Data transfer system |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0589664A1 (en) * | 1992-09-21 | 1994-03-30 | International Business Machines Corporation | Scatter-gather in data processing system |
JP2007179286A (ja) * | 2005-12-27 | 2007-07-12 | Megachips Lsi Solutions Inc | 記憶装置および情報処理装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS6027964A (ja) | メモリアクセス制御回路 | |
US5749093A (en) | Enhanced information processing system using cache memory indication during DMA accessing | |
US20020099881A1 (en) | Method and system for data transfer | |
JPH04308953A (ja) | 仮想アドレス計算機装置 | |
JPS63142416A (ja) | 入出力制御方式 | |
US6938118B1 (en) | Controlling access to a primary memory | |
JPS63172343A (ja) | 命令先取り方式 | |
JPH05197619A (ja) | マルチcpu用メモリ制御回路 | |
JPS63244152A (ja) | 拡張記憶装置アクセス制御装置 | |
JPS5841479A (ja) | 主記憶装置 | |
JPS62168497A (ja) | 交換処理プログラムにおけるデ−タベ−ス処理方式 | |
CA1209273A (en) | High-speed auxiliary computer plug-in units | |
JPH0447344B2 (ja) | ||
JPH02115958A (ja) | データ転送制御方式 | |
JPH02173828A (ja) | 割込み処理方式 | |
JPH039431A (ja) | 割込み処理方式 | |
JPS61165172A (ja) | メモリアクセス制御方式 | |
JPS5984392A (ja) | 仮想記憶連絡方式 | |
JPS608971A (ja) | 中央処理装置 | |
JPS62197843A (ja) | フアイルアクセス方式 | |
JPH0570867B2 (ja) | ||
JPS61279936A (ja) | ハ−ドウエアスタツク方式 | |
JPH01147766A (ja) | マルチプロセッサシステム | |
JPH01223545A (ja) | バッファ記憶装置 | |
JPH0362237A (ja) | データベース管理システムのデータ処理方式 |