JPS5984392A - 仮想記憶連絡方式 - Google Patents
仮想記憶連絡方式Info
- Publication number
- JPS5984392A JPS5984392A JP57194524A JP19452482A JPS5984392A JP S5984392 A JPS5984392 A JP S5984392A JP 57194524 A JP57194524 A JP 57194524A JP 19452482 A JP19452482 A JP 19452482A JP S5984392 A JPS5984392 A JP S5984392A
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- JP
- Japan
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- address
- address space
- register
- space
- virtual
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、情報処理装置に於ける仮想アドレス方式に関
するもので、特に仮想記憶連絡のアドレス空間指定方式
に関するものである。
するもので、特に仮想記憶連絡のアドレス空間指定方式
に関するものである。
従来、この種の情報処理装置は、第１図に示すように、
アドレス空間ＡのプログラムＡがアドレス空間Ｂのデー
タをアクセスするとき。
アドレス空間ＡのプログラムＡがアドレス空間Ｂのデー
タをアクセスするとき。
■ プログラムＡが、共通領域と交信可能なモードにな
る。
る。
■ 共通領域に交信のためのサービス要求ブロック（以
下ＳＲＢと略す）をスケジュールし。
下ＳＲＢと略す）をスケジュールし。
ディスパッチャを介してＳＲＢに制御権を渡す。
■ ＳＲＢルーチンが、プログラムＢをポストする。
■ プログラムＢが、実行をはじめる。
■ プログラムＢが、共通領域と交信可能なモードにな
る。
る。
■ プログラムＢが、共通領域へデータを書く。
■ 再び８ＲＢをスケジュールし、ディスパッチャを介
してＳＲＢに制御権を渡す。
してＳＲＢに制御権を渡す。
■ ＳＲＢルーチンは、プログラムＡをポストする。
■ プログラムＡが、共通領域からデータを読む。
という動作で実行され、したがってオーバヘッドが大き
いという欠点があった。
いという欠点があった。
また、第２図に示されるように、仮想記憶連絡機能、す
なわちクロス・メモリ機能をもちいて。
なわちクロス・メモリ機能をもちいて。
■ プログラムＡが、プログラムＢに対して仮想記憶量
連係の機能を実行する。
連係の機能を実行する。
■ プログラムＢが、仮想記憶量移動の機能を実行する
。
。
という動作で実行することも可能であるが、この場合に
おいても、プログラムＡ、プログラムＢで使用すべき引
数データ及びスタックデータは、それぞれの属するアド
レス空間の間で、それらデータを転送する必要があると
いう欠点があった。
おいても、プログラムＡ、プログラムＢで使用すべき引
数データ及びスタックデータは、それぞれの属するアド
レス空間の間で、それらデータを転送する必要があると
いう欠点があった。
本発明の目的は、上記欠点を解決し、プロセス内では引
数及びスタックデータに関しては。
数及びスタックデータに関しては。
あらかじめ指定した仮想アドレスを与え、アドレス空間
の切換が生じても空間の間の転送な不要にできるように
した仮想記憶連絡方式を提供することにある。
の切換が生じても空間の間の転送な不要にできるように
した仮想記憶連絡方式を提供することにある。
本発明によれば、セグメント化された仮想記憶を有し、
仮想アドレスがベース・レジスタの値、インデックス・
レジスタの値及びオペランドのディスプレイスメントの
和によって示される情報処理装置において、前記ベース
・レジスタのセグメント部が少なくとも１つの指定され
た値と一致するとき、仮想アドレスが現在のアドレス空
間ではなくそのプロセスのホームアドレス空間、すなわ
ちプロセスが起動された時の空間にマツピングされてい
るようにアドレス変換することを特徴とする仮想記憶連
絡方式が得られる。
仮想アドレスがベース・レジスタの値、インデックス・
レジスタの値及びオペランドのディスプレイスメントの
和によって示される情報処理装置において、前記ベース
・レジスタのセグメント部が少なくとも１つの指定され
た値と一致するとき、仮想アドレスが現在のアドレス空
間ではなくそのプロセスのホームアドレス空間、すなわ
ちプロセスが起動された時の空間にマツピングされてい
るようにアドレス変換することを特徴とする仮想記憶連
絡方式が得られる。
次に１本発明について図面を参照して詳細に説明する。
第６図は本発明の仮想記憶連絡方式を実現する回路の一
実施例の構成を示すブロック図である。図において、１
はアドレス・ベース・レジスタ、２はアドレス・インデ
ックス・レジスタ。
実施例の構成を示すブロック図である。図において、１
はアドレス・ベース・レジスタ、２はアドレス・インデ
ックス・レジスタ。
３はアドレス・ディスプレイスメント・レジスタ、４は
アドレス加算器、５は論理アドレス・レジスタ即ち仮想
アドレス・レジスタ、６はセグメント番号識別回路、
７．８．９はそれぞれアドレス空間識別レジスタＡ、Ｂ
、０，１０．１１は切換回路、１２はアドレス変換回路
、１３は実アドレス・レジスタを示している。
アドレス加算器、５は論理アドレス・レジスタ即ち仮想
アドレス・レジスタ、６はセグメント番号識別回路、
７．８．９はそれぞれアドレス空間識別レジスタＡ、Ｂ
、０，１０．１１は切換回路、１２はアドレス変換回路
、１３は実アドレス・レジスタを示している。
第４図は本発明のアドレス空間の対応を示すブロック図
である。次に、第４図を参照しながら、第３図で示され
た回路の動作を説明する。
である。次に、第４図を参照しながら、第３図で示され
た回路の動作を説明する。
今、ディスパッチャによりアドレス空間Ａのプロセスが
起動され、その中のプログラムＡに制御権が渡されたと
する。アドレス空間Ａのプロセスが起動された時にアド
レス空間識別レジスタＡ７にアドレス空間Ａをホームの
アドレス空間としてホームアドレス空間ＩＤが設定され
る。プログラムＡ実行中に、従来技術であるクロス・メ
モリ機能を介してアドレス空間Ｂにあ空間として第１ア
ドレス空間ＩＤが設定される。
起動され、その中のプログラムＡに制御権が渡されたと
する。アドレス空間Ａのプロセスが起動された時にアド
レス空間識別レジスタＡ７にアドレス空間Ａをホームの
アドレス空間としてホームアドレス空間ＩＤが設定され
る。プログラムＡ実行中に、従来技術であるクロス・メ
モリ機能を介してアドレス空間Ｂにあ空間として第１ア
ドレス空間ＩＤが設定される。
またプログラムＢを実行中にアドレス空間Ｏにあるプロ
グラムＣの持つデータを参照する時。
グラムＣの持つデータを参照する時。
クロス・メモリ機能を介してオペランド・アドレスの空
間をアドレス空間Ｃとする命令が発行され、アドレス空
間識別レジスタＣ９にアドレス空間Ｃを第２アドレス空
間として第２１ドレス空間ＩＤが設定される。本発明で
はクロス・メモリ機能を介して空間連絡命令、空間設定
命令により第１アドレス空間及び第２アドレス空間は１
本来のプロセス実行中につぎつぎと変更され得るが、こ
のプロセスのホームアドレス空間は１次のディスパッチ
ング処理まで変動しない。
間をアドレス空間Ｃとする命令が発行され、アドレス空
間識別レジスタＣ９にアドレス空間Ｃを第２アドレス空
間として第２１ドレス空間ＩＤが設定される。本発明で
はクロス・メモリ機能を介して空間連絡命令、空間設定
命令により第１アドレス空間及び第２アドレス空間は１
本来のプロセス実行中につぎつぎと変更され得るが、こ
のプロセスのホームアドレス空間は１次のディスパッチ
ング処理まで変動しない。
また、プロセス内で、プログラムＡ、プログラムＢ、プ
ログラムＣ９・・・・・・、プログラムＮ間で共通に必
要とされる引数及びスタックデータには、論理アドレス
に適切なセグメント番号を与えて、そのセグメント番号
がベース・アドレス・レジスタ鴇セグメント部と一致し
ている時は、その論理アドレスの属する空間をホームの
アドレス空間と見做すべく、セグメント番号識別何路６
は、切換回路１１にアドレス識別空間レジスタＡ７を選
択するよう指示する。これにより、プロセス内でもちい
られる引数及びスタックデータは空間が切換えられても
、アドレス空間の間でデータを移送すること゛なく、プ
ロセス内では共通にデータを参照できる。したがって空
間切換後のオーバヘッドを低減することができる。
ログラムＣ９・・・・・・、プログラムＮ間で共通に必
要とされる引数及びスタックデータには、論理アドレス
に適切なセグメント番号を与えて、そのセグメント番号
がベース・アドレス・レジスタ鴇セグメント部と一致し
ている時は、その論理アドレスの属する空間をホームの
アドレス空間と見做すべく、セグメント番号識別何路６
は、切換回路１１にアドレス識別空間レジスタＡ７を選
択するよう指示する。これにより、プロセス内でもちい
られる引数及びスタックデータは空間が切換えられても
、アドレス空間の間でデータを移送すること゛なく、プ
ロセス内では共通にデータを参照できる。したがって空
間切換後のオーバヘッドを低減することができる。
第５図は、第６図のアドレス変換回路１２の構成を示す
ブロック図である。第５図において。
ブロック図である。第５図において。
アドレス変換表バッファ（以下ＴＬＢと略す）１２−１
は、少なくともアドレス空間識別子と論理アドレスの一
部と実アドレスを保持しており、論理アドレスの一部の
情報ＬＡ−１によりアドレスされる。比較回路１２−２
はＴＬＢ１２−１内のアドレス空間識別子（ＡＳＩＤｉ
）と切換回路１１で選択されたアドレス空間Ａｓとが一
致しているかどうかを比較する。比較同口１２−３はＴ
ＬＢ１２−１内の論理アドレス（ＬＡｉ）と論理アドレ
スの一部ＬＡ−２とが一致しているかどうかを比較する
。アンド回路１２−４は比較回路１２−２及び１２−３
が一致していること（論理積が“１”であること）を出
力する。ゲート１２−５はこの信号Ｃを受けると有効で
あるとしてＴＬＢ１２−１内の実アドレスを出力する。
は、少なくともアドレス空間識別子と論理アドレスの一
部と実アドレスを保持しており、論理アドレスの一部の
情報ＬＡ−１によりアドレスされる。比較回路１２−２
はＴＬＢ１２−１内のアドレス空間識別子（ＡＳＩＤｉ
）と切換回路１１で選択されたアドレス空間Ａｓとが一
致しているかどうかを比較する。比較同口１２−３はＴ
ＬＢ１２−１内の論理アドレス（ＬＡｉ）と論理アドレ
スの一部ＬＡ−２とが一致しているかどうかを比較する
。アンド回路１２−４は比較回路１２−２及び１２−３
が一致していること（論理積が“１”であること）を出
力する。ゲート１２−５はこの信号Ｃを受けると有効で
あるとしてＴＬＢ１２−１内の実アドレスを出力する。
以上より、プロセス実行中にアドレス空間をセグメント
番号により切換えても高速にアドレス変換が実行し得る
ことが判る。
番号により切換えても高速にアドレス変換が実行し得る
ことが判る。
以上説明したように９本発明によれば、プロセス起動時
にそのホームとなるアドレス空間を記憶し、また特定の
セグメント番号に対し現在のアドレス空間と無関係にホ
ームのアドレス空間を使用させるように構成することに
より、アドレス空間を切換えてもその時の引数及びスタ
ックデータの転送を不要（′″−できるという効果があ
る。
にそのホームとなるアドレス空間を記憶し、また特定の
セグメント番号に対し現在のアドレス空間と無関係にホ
ームのアドレス空間を使用させるように構成することに
より、アドレス空間を切換えてもその時の引数及びスタ
ックデータの転送を不要（′″−できるという効果があ
る。
第１図は従来のアドレス空間の間のデータ移送を示すブ
ロック図、第２図は従来のクロス・メモリの機能を示す
ブロック図、第６図は本発明の一実施例の構成を示すブ
ロック図、第４図は本発明のアドレス空間の対応を示す
ブロック図、第５図は第３図のアドレス変換回路の構成
を示すブロック図である。 １・・・アドレス・ベース・レジスタ、２・・・アドレ
ス・インデックス・レジスタ、６・・・アドレス・ディ
スプレイスメント・レジスタ、４・・・アドレス加算器
、５・・・論理アドレス・レジスタ、６・・・セグメン
ト番号識別回路、７，８．９・・・アドレス空間識別レ
ジスタ、１０．１１・・・切換回路。 １２・・・アドレス変換回路、１２−１・・・アドレス
変換表バッファ、 １２−２．１２−３・・・比較回
路、１２−４・・・アンド回路、 １２−５・・・ゲ
ート、１３・・・実アドレス・レジスタ。
ロック図、第２図は従来のクロス・メモリの機能を示す
ブロック図、第６図は本発明の一実施例の構成を示すブ
ロック図、第４図は本発明のアドレス空間の対応を示す
ブロック図、第５図は第３図のアドレス変換回路の構成
を示すブロック図である。 １・・・アドレス・ベース・レジスタ、２・・・アドレ
ス・インデックス・レジスタ、６・・・アドレス・ディ
スプレイスメント・レジスタ、４・・・アドレス加算器
、５・・・論理アドレス・レジスタ、６・・・セグメン
ト番号識別回路、７，８．９・・・アドレス空間識別レ
ジスタ、１０．１１・・・切換回路。 １２・・・アドレス変換回路、１２−１・・・アドレス
変換表バッファ、 １２−２．１２−３・・・比較回
路、１２−４・・・アンド回路、 １２−５・・・ゲ
ート、１３・・・実アドレス・レジスタ。
Claims (1)
- １、セグメント化された仮想記憶を有し、仮想１６ドレ
スがベース・レジスタの値、インデックス・レジスタの
値及びオペランドのディスプレイスメントの和によって
示される情報処理装置において、前記ベース・レジスタ
のセグメント部が少なくとも１つの指定された値と一致
するとき、仮想アドレスを実行中のアドレス空間とは独
立した特定の仮想アドレスとしてマツピングすることを
特徴とする仮想記憶連絡方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194524A JPS5984392A (ja) | 1982-11-08 | 1982-11-08 | 仮想記憶連絡方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194524A JPS5984392A (ja) | 1982-11-08 | 1982-11-08 | 仮想記憶連絡方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5984392A true JPS5984392A (ja) | 1984-05-16 |
Family
ID=16325961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57194524A Pending JPS5984392A (ja) | 1982-11-08 | 1982-11-08 | 仮想記憶連絡方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5984392A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0327852A2 (en) * | 1988-02-10 | 1989-08-16 | International Business Machines Corporation | Information handling system |
| US5123101A (en) * | 1986-11-12 | 1992-06-16 | Xerox Corporation | Multiple address space mapping technique for shared memory wherein a processor operates a fault handling routine upon a translator miss |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55101180A (en) * | 1979-01-26 | 1980-08-01 | Hitachi Ltd | Address extension unit |
| JPS57143783A (en) * | 1981-02-20 | 1982-09-06 | Ibm | Multiple false address space type data processing system |
-
1982
- 1982-11-08 JP JP57194524A patent/JPS5984392A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55101180A (en) * | 1979-01-26 | 1980-08-01 | Hitachi Ltd | Address extension unit |
| JPS57143783A (en) * | 1981-02-20 | 1982-09-06 | Ibm | Multiple false address space type data processing system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5123101A (en) * | 1986-11-12 | 1992-06-16 | Xerox Corporation | Multiple address space mapping technique for shared memory wherein a processor operates a fault handling routine upon a translator miss |
| EP0327852A2 (en) * | 1988-02-10 | 1989-08-16 | International Business Machines Corporation | Information handling system |
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