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JPS63133697A - プリント配線基板の製造方法 - Google Patents

プリント配線基板の製造方法

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Publication number
JPS63133697A
JPS63133697A JP28109986A JP28109986A JPS63133697A JP S63133697 A JPS63133697 A JP S63133697A JP 28109986 A JP28109986 A JP 28109986A JP 28109986 A JP28109986 A JP 28109986A JP S63133697 A JPS63133697 A JP S63133697A
Authority
JP
Japan
Prior art keywords
copper
etching
holes
hole
printed wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP28109986A
Other languages
English (en)
Inventor
大沢 正行
健二 久原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP28109986A priority Critical patent/JPS63133697A/ja
Publication of JPS63133697A publication Critical patent/JPS63133697A/ja
Pending legal-status Critical Current

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  • Parts Printed On Printed Circuit Boards (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、各種電子部品を実装して所定の電気回路を構
成するプリント配線基板の製造方法に関し、詳細にはプ
リント基板の両面に回路パターンが形成されスルホール
を介してこれら回路パターンの導通を図ってなる、いわ
ゆる両面プリント配線基板におけるスルホールの形成方
法に関する。
〔発明の概要〕
本発明は、両面プリント配線基板におけるスルホールを
形成するに際し、 非常に薄い銅箔を張り合わせた両面銅張り積層板にスル
ホール孔を穿設し、該スルホール孔を含む上記銅箔の全
面に化学メッキ法にて第1の銅層を形成した後、エツチ
ングにてランド部及び回路パターンを形成し、再び化学
メッキ法にて所定の厚さとなるまで第2の銅層を形成す
ることにより、プリント配線基板の小型化・薄型化を可
能とするとともに、微細な回路パターンを精度良く形成
しようとするものである。
〔従来の技術〕
近年、電子機器は小型・軽量・薄型化等を追求する傾向
にあり、これに対処するために、集積回路等の電子部品
の集積度向上が盛んに研究されている。
現在では、プリント基板の両面に電子部品を実装してな
る所謂両面プリント配線基板が多用され、さらには上記
プリント配線基板を複数積層してなる所謂多層プリント
配線基板が使用されるまでになっている。
通常、上記両面プリント配線基板においては、両面に形
成された回路パターンを導通するために、上記プリント
配線基板を貫通する如くスルホールを形成し、該スルホ
ールにて両回路パターン間の導通を図っている。
従来より、上記スルホールの形成方法として、スルホー
ル内の導体を電気メツキ法で形成する方法がある。この
電気メ・7・キ法は、先ず、両面銅張り積層板の所定位
置にスルホール孔を穿設後、上記スルホール孔を含む積
層板の全面に銅をコーティングし、次いで、露出してい
る’A f+’f面と活性化したスルホール孔壁に電気
メツキ法にて銅層を形成した後、該銅箔及び銅層に対し
てエツチングを施しスルホール及び回路パターンを形成
するものである。
ここで一般に、上記スルホール内に形成する導体の膜厚
は、スルホールの信頼性を確保するために25μm以形
成する必要がある。ところが、従来から多用されている
両面銅張り積層板はその銅箔の厚みが18μm程度と厚
いため、上記エツチングにて除去する銅箔及び銅層の厚
みは40〜70μmと厚く、かなりのエツチング量を要
している。このため、エツチング時には、所謂サイドエ
ッチの影響を受は混く、エツチング面が斜面状となって
しまう。これは、回路パターンが0.15 麟m以下、
パターン間隔が0.15 mm以下の微細な回路パター
ン(いわゆるファインパターン)の形成には不利である
ことは言うまでもなく、従ってプリント配線基板の小型
・薄型化が困難であった・かかる状況より、銅箔の厚み
が5μm以下の両面銅張り積層板を用い、エツチング量
を30〜40μm程度に抑える方法も考えられるが、こ
の場合にはいわゆるメッキランク等の悪影響があり、信
頼性の点で問題がある。
このように、電気メツキ法にてスルホールを形成する場
合、プリント配線基板の小型・薄型化は困難であるとと
もに、製造コストが高くなるという避は難い欠点を存し
ている。
一方、従来からスルホール内の導体を化学メッキ法にて
形成する方法も行われていた。この化学メッキ法は、絶
Ii式板上に化学メッキにより必要な配線導体だけを形
成する方法であり、エツチング工程がないこと、省資源
、低コスト化が実現できること、プリント配線基板の薄
型化が可能であること等の利点を有している。
しかしながら、この化学メッキ法はメッキに長時間(2
0〜24時間)を要し、かつ主としてアルカリ性のメッ
キ液に浸漬させるため、メツキレシストが制約され、実
用的ではなかった。特に、上述のファインパターンを形
成するには、メソキレシストを所謂写真法にて形成する
必要があり、該写真の現像に耐え得るレジストが存在し
ないのが現状であった。したがって、化学メッキ法では
プリント配線基板の小型・軽量・薄型化の要請を充分に
満足できなかった。
〔発明が解決しようとする問題点〕
このように、スルホール内の導体を電気メツキ法で形成
すると、プリント配線基板の薄型化やスルホールの小径
化が難しく、また製造コストが高いという問題があり、
一方、化学メッキ法にて上記導体を形成する場合、ファ
インパターンの形成には不向きであるという欠点がある
。何れにしても、プリント配線基板のより一層の小型・
軽量・薄型化には限界があり、この改善が望まれている
そこで本発明は、かかる従来の実情に鑑みて提案された
ものであり、プリント配線基板の小型・軽量・薄型化が
可能で、同時に高精度なファインパターンを容易に形成
でき、製造コストが廉価なプリント配線基板の製造方法
を提供することを目的とする。
c問題点を解決するための手段〕 上述の目的を達成するために、本発明のプリント配線基
板の製造方法は、両面銅張り積層板にスルホール孔を穿
設する工程と、上記スルホール孔を含む上記両面銅張り
積層板の全面に1次化学銅メブキを施し第1の銅層を形
成する工程と、上記スルホール孔を充填しかつランド部
を含むエツチングレジストを回路パターンに合わせて形
成する工程と、化学エツチングにより上記ランド部を含
む回路パターンを形成する工程と、上記エツチングレジ
ストを除去した後、2次化学銅メッキを行いスルホール
孔内とランド部を含む回路パターン上に第2の銅層を形
成する工程と、を有することを特徴とするものである。
〔作用〕
本発明では、非常に薄い銅箔を基板の両面に張り合わせ
てなる両面銅張り積層板にスルホール孔を穿設し、上記
スルホール孔を含む銅箔の全面に極薄の第1の銅層を化
学メッキ法にて形成した後、上記銅箔及び第1の銅層に
対してエツチングを施しランド部を含む回路パターンを
パターニングしているので、上記エツチング量は極めて
少なくなる。したがって、サイドエッチの影響を受ける
ことなく、高精度なファインパターンが形成できる。
また、最後にスルホール内とランド部を含む回路パター
ンに第2の銅層を化学メッキ法にて形成しているので、
スルホール及び回路パターンは補強され良好な電気特性
を示す。
さらに、化学メンキ法にて第1及び第2の銅層を形成し
ているので、設備投資の点で有利であるとともに、製造
コストの低減が図れる。
〔実施例〕
以下、本発明を適用したプリント配線基板の製造方法を
その工程に従って図面を参照しながら説明する。
本発明によりプリント配線基板を製造するには、先ず、
第1図に示すように、両面銅張り積層板(1)を用意す
る。上記両面銅張り積層板(1)は、フェノール樹脂や
エポキシ樹脂等の熱硬化性樹脂と、紙やガラス布等の基
材とを構成材料とした積層基板(2)の両面にそれぞれ
銅箔(3)を張り合わせたものである。
ここで本発明では、銅箔(3)の厚みEが5μm以下の
極めて薄い銅箔を張り合わせた積層板(1)を使用する
。なお、上記銅箔(3)上にそれぞれアルミキャリア(
図示せず)を形成してなる両面銅張り積層基板(1)を
用いても良い。
次に、第2図に示すように、上記両面銅張り積層板(1
)に対して、所定の位置にスルホール孔(4)を穿設す
る。上記スルホール孔(4)は、例えばパンチングプレ
ス加工や所謂NCドリル等の機械的手段にて穿設する。
次いで、第3図に示すように、上記スルホール孔(4)
の内壁及び銅箔(3)の表面を活性化した後、1次化学
銅メッキを施し、上記スルホール孔(4)の内壁を含む
銅箔(3)全体に第1の銅層(5)を形成する。上記活
性化は、所謂キャタリスト工程や所謂アクセレータ工程
等を経て、スルホール孔(4)の内壁及び銅V4(3)
の表面に例えばパラジウム等の触媒となる金属を付着す
ることにより行う。
ここで、上記第1の銅N(5)の膜厚mは、可能な限り
薄く形成することが、後述の回路パターンのエツチング
(第6図)の精度を確保する上で重要ではあるが、余り
薄すぎると後述の第2の銅層形成(第8図)の前処理、
すなわちライトエツチングで除去される心配がある。し
たがって、上記第1の銅層(5)の膜厚mは5μm〜1
0μmの範囲内が好適である。
なお、アルミキャリアを形成してなる両面銅張り積層板
を使用した場合には、上記活性化処理を施す前に、予め
アルミキャリアを除去する。
続いて、第4図に示すように、°上記スルホール孔(4
)内に孔埋インク(6)を充填する。このように孔埋イ
ンク(6)にてスルホール孔(4)を閉塞することによ
り、後述のエツチングからスルホール孔(4)内の第1
の銅層(5)を保護することができる。
次に、第5図に示すように、上記スルホール孔(4)近
傍のランド部(10)を含む回路パターンに合わせて積
層体(1)の両面にそれぞれエツチングレジスト(7)
を形成する。上記エツチングレジスト(7)は、スクリ
ーン印刷や写真法にて、上記積層体(1)の両面に精度
良く位置を合わせしながら形成する。
次いで、第6図に示すように、上記レジスト(7)で覆
われていない不要な部分の銅箔(3)と第1の銅Fi(
5)をエツチングにて除去する。上記エツチングの手法
としては、例えばアルカリエツチング液や塩化第2鉄溶
液による化学エツチングが好適である。
ここで、上記エツチングにて除去され°る銅箔(3)及
び第1のtjA71(5)の合計膜厚(l+m)は、1
0〜15μmと極めて薄いため、前述のサイドエッチ効
果の影響を受ける心配がない。したがって、該エツチン
グ面(8)は基板面(1a)に対して略直角に形成され
ることより、高精度なファインパターンが得られる。
また、エツチング量が少ないことより、エツチング時間
が短縮され、生産性の向上が図れる。さらに、エツチン
グ液にレジスト(7)が浸食される心配がなく、レジス
ト(7)の選択の自由度が大きくなる。
次に、第7図に示すように、上記孔埋インク(6)及び
エツチングレジスト(7)を除去した後、第1の銅層(
5)の表面の汚れや酸化を防ぐために、所謂ライトエツ
チングを施し第1の1lil’!(5)の表面を活性化
する。なお、上記ライトエツチングは、アルカリエツチ
ング液を用い、第1の銅層(5)の膜厚mの範囲内で行
う。
最後に、第8図に示すように、2次化学銅メッキを行い
、上記第1の銅層(5)上に第2の銅層(9)を形成す
る。したがって、スルホール及び回路パターンは補強さ
れ、良好な電気特性が得られ上記第2の銅層(9)の膜
厚nは、スルホールの信頼性を確保するために、スルホ
ール孔(4)内で第1及び第2の銅膜(5) 、 (9
)の合計膜厚(j!+n)が25μm以上となるように
形成する。すなわち、例えばスルホール孔(4)内に第
1の1iilli(5)が5μm残存している場合には
、第2の銅11!(9)は20μm程度形成すれば良い
ここで、上記第1の銅層(9)の表面はライトエツチン
グにより洗浄され活性化されているので、第2の銅層(
9)の密着強度は充分大きくなり、従ってスルホールの
信頼性は確保される。
以上で、所謂両面プリント配線基板が完成される。
このように本発明では、極薄の両面銅張り積層板(1)
が使用できることより、サイドエッチ効果が低域される
ので、ファインパターン(パターン幅0.15龍以下、
パターン間隙0.15鰭以下)を容易かつ高精度に形成
できる。また、化学メッキ法を採用していることより、
スルホールの小径化も可能となる。したがって、プリン
ト配線基板のより一層の小型・軽量・薄型化が可能とな
る。
また、回路パターンのエツチング量が減少することより
、製造時間が短縮化されるので、生産性が大幅に向上す
る。
さらに、スルホール孔(4)内の導体を含む回路パター
ンを2回の化学メッキ法(無電解メッキ)にて行ってい
ることより、省資源、設備投資の削減が実現できるので
、コストの大幅な削減が図れる。
以上、本発明の一実施例について説明したが、本発明は
この実施例に限定されるものではなく、本発明の趣旨を
逸脱しない範囲内において種々の製造方法が取り得る。
〔発明の効果〕
以上の説明からも明らかなように、本発明では、スルホ
ール無きの導体及び回路パターンを2回の化学メッキ処
理にて形成しているので、設備投資の削減、省資源化が
実現され、従って製造コストが低減できる。
同時に、エツチング時間が短縮されることより、生産性
が向上するとともに、工、チングレジストの選択の自由
度が拡大される。
また、回路パターンのパターニング時のエツチング量が
格段に減少することから、サイドエッチ効果の影響が低
減されるので、高精度なファインパターンを容易に形成
できる6したがって、プリント配線基板が小型・軽量・
薄型化され、ひいては電子機器の一層の軽薄短小化が実
現できる。
【図面の簡単な説明】
第1図ないし第8図は本発明のプリント配線基板の製造
方法をその工程に従って概略的に示す断面図であり、第
1図は両面銅張り積層板の形成工程を、第2図はスルホ
ール孔の穿設工程を、第3図は第1の銅層の形成工程を
、第4図は孔埋インクの充填工程を、第5図はエツチン
グレジストの形成工程を、第6図はエツチング工程を、
第7図は孔埋インク及びエツチングレジストの除去工程
を、第8図は第2の銅層の形成工程を、それぞれ示す。 1・・・・・両面銅張り積層板 2 ・ ・ ・ ・ ・ 基を反 3 ・ ・ ・ ・ ・ 寡同薄 4・・・・・スルホール孔 5・・・・・第1の銅層 6・・・・・孔埋インク マ・・・・・エツチングレジスト 9・・・・・第2の銅層

Claims (1)

  1. 【特許請求の範囲】  両面銅張り積層板にスルホール孔を穿設する工程と、 上記スルホール孔を含む上記両面銅張り積層板の全面に
    1次化学銅メッキを施し第1の銅層を形成する工程と、 上記スルホール孔を充填しかつランド部を含むエッチン
    グレジストを回路パターンに合わせて形成する工程と、 化学エッチングにより上記ランド部を含む回路パターン
    を形成する工程と、 上記エッチングレジストを除去した後、2次化学銅メッ
    キを行いスルホール孔内とランド部を含む回路パターン
    上に第2の銅層を形成する工程と、を有することを特徴
    とするプリント配線基板の製造方法。
JP28109986A 1986-11-26 1986-11-26 プリント配線基板の製造方法 Pending JPS63133697A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008109144A (ja) * 2007-11-05 2008-05-08 Toshiba Corp 回路基板の製造方法および回路基板の検査方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008109144A (ja) * 2007-11-05 2008-05-08 Toshiba Corp 回路基板の製造方法および回路基板の検査方法

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