JPS6245360Y2 - - Google Patents
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- JPS6245360Y2 JPS6245360Y2 JP11009883U JP11009883U JPS6245360Y2 JP S6245360 Y2 JPS6245360 Y2 JP S6245360Y2 JP 11009883 U JP11009883 U JP 11009883U JP 11009883 U JP11009883 U JP 11009883U JP S6245360 Y2 JPS6245360 Y2 JP S6245360Y2
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- 239000003990 capacitor Substances 0.000 claims description 29
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 238000003786 synthesis reaction Methods 0.000 claims description 6
- 230000005669 field effect Effects 0.000 description 28
- 238000005070 sampling Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 239000002131 composite material Substances 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229930183689 terminalin Natural products 0.000 description 1
Landscapes
- Amplifiers (AREA)
- Analogue/Digital Conversion (AREA)
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
本考案はサンプルアンドホールド回路に関す
る。
る。
（従来技術）
従来のサンプルアンドホールド回路は、たとえ
ば第１図に示す如く、入力端子INに供給された
電圧を直列接続した電界効果トランジスタQ1，
Q2を介してホールドコンデンサＣに供給し、ホ
ールドコンデンサＣの電圧はボルテージホロワＡ
を介して出力するように構成するとともに、出力
電圧を抵抗R4を介して電界効果トランジスタQ1
のソースと電界効果トランジスタQ2のドレイン
との共通接続点に供給して、電界効果トランジス
タQ1，Q2のオフ時、すなわちホールドモード時
における電界効果トランジスタQ2のドレインと
ソースとの間の電圧を低減させて、電界効果トラ
ンジスタQ2のドレイン・ソース間の漏れ電流を
低減させ、ホールドコンデンサＣの電荷放電を抑
圧している。なお、第１図においてD1，D2はブ
ロツキング用のダイオードであり、陰極は共通接
続されてサンプリングパルスが供給されるサンプ
リングパルス入力端子INに接続してある。また
R1およびR2はゲート・ソース間のバイアス抵抗
である。
ば第１図に示す如く、入力端子INに供給された
電圧を直列接続した電界効果トランジスタQ1，
Q2を介してホールドコンデンサＣに供給し、ホ
ールドコンデンサＣの電圧はボルテージホロワＡ
を介して出力するように構成するとともに、出力
電圧を抵抗R4を介して電界効果トランジスタQ1
のソースと電界効果トランジスタQ2のドレイン
との共通接続点に供給して、電界効果トランジス
タQ1，Q2のオフ時、すなわちホールドモード時
における電界効果トランジスタQ2のドレインと
ソースとの間の電圧を低減させて、電界効果トラ
ンジスタQ2のドレイン・ソース間の漏れ電流を
低減させ、ホールドコンデンサＣの電荷放電を抑
圧している。なお、第１図においてD1，D2はブ
ロツキング用のダイオードであり、陰極は共通接
続されてサンプリングパルスが供給されるサンプ
リングパルス入力端子INに接続してある。また
R1およびR2はゲート・ソース間のバイアス抵抗
である。
しかし、上記した如き従来のサンプルアンドホ
ールド回路において、ホールド期間が長くなると
ホールドコンデンサＣの電荷は除々に放電され、
ホールドコンデンサＣの電圧はグランドレベルに
近ずく、このため長期間のホールドは困難である
という欠点があつた。
ールド回路において、ホールド期間が長くなると
ホールドコンデンサＣの電荷は除々に放電され、
ホールドコンデンサＣの電圧はグランドレベルに
近ずく、このため長期間のホールドは困難である
という欠点があつた。
（考案の目的）
本考案は上記にかんがみなされたもので、上記
の欠点を解消して、従来よりも長期間にわたりサ
ンプリングされた電圧をホールドすることができ
るサンプルアンドホールド回路を提供することを
目的とする。
の欠点を解消して、従来よりも長期間にわたりサ
ンプリングされた電圧をホールドすることができ
るサンプルアンドホールド回路を提供することを
目的とする。
以下、本考案を実施例により説明する。
（考案の構成）
第２図は本考案の一実施例を示す回路図であ
る。
る。
本実施例においては、入力端子INに供給され
た入力電圧が供給される電界効果トランジスタ
Q1に直列に電界効果トランジスタQ2，Q3が接続
してあり、電界効果トランジスタQ1，Q2および
Q3は同時にオン・オフするように構成してあ
る。
た入力電圧が供給される電界効果トランジスタ
Q1に直列に電界効果トランジスタQ2，Q3が接続
してあり、電界効果トランジスタQ1，Q2および
Q3は同時にオン・オフするように構成してあ
る。
電界効果トランジスタQ1およびQ2を介して、
一端が電圧＋Ｖの電源に接続されたコンデンサ
C1に入力電圧を供給し、電界効果トランジスタ
Q1およびQ3を介して、一端が電圧−Ｖの電源に
接続されたコンデンサC2に入力電圧を供給する
ように構成してある。ホールドコンデンサC1の
電圧はボルテージホロワA1を介して出力し、ホ
ールドコンデンサC2の電圧はボルテージホロワ
A2を介して出力する。ボルテージホロワA1およ
びA2の出力は同一抵抗値ｒの抵抗R4，R5および
R6からなる合成回路Ｂに供給して、ボルテージ
ホロワA1およびA2の出力を1/2に分圧し加算した
合成出力ｅpを得るように構成してある。合成回
路Ｂの出力ｅpは利得１のバツフア増幅器A3を介
して出力するとともに、電界効果トランジスタ
Q1のドレインと電界効果トランジスタQ2，Q3の
ソースとの共通接続点Ｐに帰還してある。
一端が電圧＋Ｖの電源に接続されたコンデンサ
C1に入力電圧を供給し、電界効果トランジスタ
Q1およびQ3を介して、一端が電圧−Ｖの電源に
接続されたコンデンサC2に入力電圧を供給する
ように構成してある。ホールドコンデンサC1の
電圧はボルテージホロワA1を介して出力し、ホ
ールドコンデンサC2の電圧はボルテージホロワ
A2を介して出力する。ボルテージホロワA1およ
びA2の出力は同一抵抗値ｒの抵抗R4，R5および
R6からなる合成回路Ｂに供給して、ボルテージ
ホロワA1およびA2の出力を1/2に分圧し加算した
合成出力ｅpを得るように構成してある。合成回
路Ｂの出力ｅpは利得１のバツフア増幅器A3を介
して出力するとともに、電界効果トランジスタ
Q1のドレインと電界効果トランジスタQ2，Q3の
ソースとの共通接続点Ｐに帰還してある。
なお、D1，D2，D3はブロツキング用のダイオ
ードであり、R1，R2，R3は電界効果トランジス
タQ1，Q2，Q3のゲート・ソース間のバイアス抵
抗である。抵抗R1，R2，R3の抵抗値は等しくｒB
としたとき、ｒB≫ｒに設定してあり、ホールド
コンデンサC1，C2の容量は等しく設定してあ
る。
ードであり、R1，R2，R3は電界効果トランジス
タQ1，Q2，Q3のゲート・ソース間のバイアス抵
抗である。抵抗R1，R2，R3の抵抗値は等しくｒB
としたとき、ｒB≫ｒに設定してあり、ホールド
コンデンサC1，C2の容量は等しく設定してあ
る。
（考案の作用）
以上の如く構成した本考案の一実施例におい
て、サンプリングパルス入力端子INsに第２図に
示す如きサンプリングパルスを供給する。サンプ
リングパルスがV1のとき所謂サンプリングモー
ドであつて、電界効果トランジスタQ1，Q2およ
びQ3はオン状態に制御され、入力電圧ｅiがホー
ルドコンデンサC1，C2に導かれてホールドコン
デンサC1，C2は充電される。サンプリングパル
スが−V1になると電界効果トランジスタQ1，Q2
およびQ3はオフ状態に制御され、所謂ホールド
モードとなる。
て、サンプリングパルス入力端子INsに第２図に
示す如きサンプリングパルスを供給する。サンプ
リングパルスがV1のとき所謂サンプリングモー
ドであつて、電界効果トランジスタQ1，Q2およ
びQ3はオン状態に制御され、入力電圧ｅiがホー
ルドコンデンサC1，C2に導かれてホールドコン
デンサC1，C2は充電される。サンプリングパル
スが−V1になると電界効果トランジスタQ1，Q2
およびQ3はオフ状態に制御され、所謂ホールド
モードとなる。
いま、合成回路ＢからＰ点への帰還が十分でな
い場合について説明する。ホールドモードにおい
てホールドコンデンサC1の他端ａ点の電位は第
３図ａに示す如く電圧ｅiから経時的に電圧＋Ｖ
に近ずき、ホールドコンデンサC2の他端ｂ点の
電位は第３図ｂに示す如く電圧ｅiから経時的に
電圧−Ｖに近ずく、いまホールドモードの期間に
おけるａ点の電位変化率を＋Δｖ、ｂ点の電圧変
化率を−Δｖとする。
い場合について説明する。ホールドモードにおい
てホールドコンデンサC1の他端ａ点の電位は第
３図ａに示す如く電圧ｅiから経時的に電圧＋Ｖ
に近ずき、ホールドコンデンサC2の他端ｂ点の
電位は第３図ｂに示す如く電圧ｅiから経時的に
電圧−Ｖに近ずく、いまホールドモードの期間に
おけるａ点の電位変化率を＋Δｖ、ｂ点の電圧変
化率を−Δｖとする。
ボルテージホロワA1，A2の利得はOdBであ
る。したがつて合成回路Ｂの出力電圧ｅpは、ホ
ールドモード開始直後においてｅp＝１／２（ｅi＋ｅi ）＝ｅi、ホールドモード開始時から時間Ｔ経過時
においてはｅp＝１／２〔（ｅi＋ΔＶ）＋（ｅi−ΔＶ
）〕＝ ｅiであつて、第３図Ｃに示す如く合成回路Ｂの
出力電圧は経時的に変化のない出力電圧ｅpが得
られ、バツフア増幅器A3を介して出力される。
ここでΔＶは前記時間Ｔ経過時におけるａ点およ
びｂ点における電圧の変化値である。
る。したがつて合成回路Ｂの出力電圧ｅpは、ホ
ールドモード開始直後においてｅp＝１／２（ｅi＋ｅi ）＝ｅi、ホールドモード開始時から時間Ｔ経過時
においてはｅp＝１／２〔（ｅi＋ΔＶ）＋（ｅi−ΔＶ
）〕＝ ｅiであつて、第３図Ｃに示す如く合成回路Ｂの
出力電圧は経時的に変化のない出力電圧ｅpが得
られ、バツフア増幅器A3を介して出力される。
ここでΔＶは前記時間Ｔ経過時におけるａ点およ
びｂ点における電圧の変化値である。
しかし、帰還が十分でない場合に何らかの理由
で平衡がくずれたときは出力電圧ｅpの保持が困
難な場合が生ずる。
で平衡がくずれたときは出力電圧ｅpの保持が困
難な場合が生ずる。
つぎに合成回路ＢからＰ点への帰還が十分の場
合には、電界効果トランジスタQ2のドレイン・
ソース間の電圧ＶDS2は ＶDS2＝（ｅi＋ΔＶ）−ｅp（＝ｅi）＝ΔＶ となり、電界効果トランジスタQ3のドレイン・
ソース間の電圧ＶDS3は ＶDS3＝（ｅi−ΔＶ）−ｅp（＝ｅi）＝−ΔＶ となる。
合には、電界効果トランジスタQ2のドレイン・
ソース間の電圧ＶDS2は ＶDS2＝（ｅi＋ΔＶ）−ｅp（＝ｅi）＝ΔＶ となり、電界効果トランジスタQ3のドレイン・
ソース間の電圧ＶDS3は ＶDS3＝（ｅi−ΔＶ）−ｅp（＝ｅi）＝−ΔＶ となる。
したがつて電界効果トランジスタQ2には電位
差ΔＶにもとずく漏れ電流が電界効果トランジス
タQ2のドレインからソースを介して合成回路Ｂ
に流れ、ホールドコンデンサC1の電圧は降下
し、ａ点の電位は第３図ｄに示す如く電圧ｅiに
保持される。一方電界効果トランジスタQ3には
電位差ΔＶにもとずく漏れ電流が合成回路Ｂから
電界効果トランジスタQ3のソースを介してドレ
インに流れ、ホールドコンデンサC2の電圧は上
昇し、ｂ点の電位は第３図ｅに示す如く電圧ｅi
に保持される。
差ΔＶにもとずく漏れ電流が電界効果トランジス
タQ2のドレインからソースを介して合成回路Ｂ
に流れ、ホールドコンデンサC1の電圧は降下
し、ａ点の電位は第３図ｄに示す如く電圧ｅiに
保持される。一方電界効果トランジスタQ3には
電位差ΔＶにもとずく漏れ電流が合成回路Ｂから
電界効果トランジスタQ3のソースを介してドレ
インに流れ、ホールドコンデンサC2の電圧は上
昇し、ｂ点の電位は第３図ｅに示す如く電圧ｅi
に保持される。
そこで電界効果トランジスタQ2，Q3の避ける
ことのできない漏れ電流を利用して、上記の如く
電界効果トランジスタQ2の漏れ電流によりホー
ルドコンデンサC1の電荷の放電をし、ホールド
コンデンサC2を電界効果トランジスタQ3の漏れ
電流により充電することにより補償され、かつ合
成回路Ｂにより分圧し加算のうえ出力するため、
ホールドモードが長期間にわたつても、サンプル
アンドホールド回路の出力電圧の変動は殆んど無
くなり、第３図ｆに示す如く電圧ｅiになる。
ことのできない漏れ電流を利用して、上記の如く
電界効果トランジスタQ2の漏れ電流によりホー
ルドコンデンサC1の電荷の放電をし、ホールド
コンデンサC2を電界効果トランジスタQ3の漏れ
電流により充電することにより補償され、かつ合
成回路Ｂにより分圧し加算のうえ出力するため、
ホールドモードが長期間にわたつても、サンプル
アンドホールド回路の出力電圧の変動は殆んど無
くなり、第３図ｆに示す如く電圧ｅiになる。
また、ホールドコンデンサC1のａ点における
電圧変化率とホールドコンデンサC2のｂ点にお
ける電圧変化率が僅かに相異して＋Δva，−Δvb
であつた場合においても、ｐ点の電位はｅp＋１／２× （ΔVa−ΔVb）であり、Ｐ点とａ点との間の電位
差は１／２（ΔVa＋ΔVb）であつてａ点の電位が高 く、ｂ点とＰ点との間の電位差は１／２（ΔVa＋Δ Vb）であつてｐ点の電位が高くなる。ここでΔ
Va，ΔVbはホールドモード開始直後から期間Ｔ
経過したときのａ点，ｂ点に電圧の変化値であ
る。したがつて、１／２（ΔVa＋ΔVb）の電位差によ る電界効果トランジスタQ2の漏れ電流によりａ
点の電位は下降させられるが、１／２（ΔVa＋ΔVb） の電位差による電界効果トランジスタQ3の漏れ
電流によりｂ点の電位は上昇させられ、前記した
場合と同様にサンプルアンドホールド回路の出力
電圧の変動は殆んど無くなる。
電圧変化率とホールドコンデンサC2のｂ点にお
ける電圧変化率が僅かに相異して＋Δva，−Δvb
であつた場合においても、ｐ点の電位はｅp＋１／２× （ΔVa−ΔVb）であり、Ｐ点とａ点との間の電位
差は１／２（ΔVa＋ΔVb）であつてａ点の電位が高 く、ｂ点とＰ点との間の電位差は１／２（ΔVa＋Δ Vb）であつてｐ点の電位が高くなる。ここでΔ
Va，ΔVbはホールドモード開始直後から期間Ｔ
経過したときのａ点，ｂ点に電圧の変化値であ
る。したがつて、１／２（ΔVa＋ΔVb）の電位差によ る電界効果トランジスタQ2の漏れ電流によりａ
点の電位は下降させられるが、１／２（ΔVa＋ΔVb） の電位差による電界効果トランジスタQ3の漏れ
電流によりｂ点の電位は上昇させられ、前記した
場合と同様にサンプルアンドホールド回路の出力
電圧の変動は殆んど無くなる。
なお、電界効果トランジスタQ1の漏れ電流の
供給源は、ｒ≪ｒBに設定してあるため合成回路
Ｂである。
供給源は、ｒ≪ｒBに設定してあるため合成回路
Ｂである。
（考案の効果）
以上説明した如く本考案によれば一端が電圧＋
Ｖの電源に接続された第１のホールドコンデンサ
と、他端が電圧−Ｖの電源に接続された第２のホ
ールドコンデンサと、一端に被サンプリング電圧
が供給されかつサンプリングパルスによつて同時
にオン・オフされて被サンプリング電圧を第１お
よび第２のホールドコンデンサの他端に各別に供
給する第１および第２のスイツチング素子と、第
１および第２のホールドコンデンサの他端の電圧
をそれぞれ1/2に分圧して合成する合成回路とを
設け、合成回路の出力電圧を第１および第２のス
イツチング素子の一端に帰還するように構成した
ため、スイツチング素子の漏れ電流によるホール
ドコンデンサ他端の電圧変化は相殺されることに
なり、ホールド期間が長期間にわたつてもサンプ
ルアンドホールド回路の出力電圧の変化は抑圧さ
れる。
Ｖの電源に接続された第１のホールドコンデンサ
と、他端が電圧−Ｖの電源に接続された第２のホ
ールドコンデンサと、一端に被サンプリング電圧
が供給されかつサンプリングパルスによつて同時
にオン・オフされて被サンプリング電圧を第１お
よび第２のホールドコンデンサの他端に各別に供
給する第１および第２のスイツチング素子と、第
１および第２のホールドコンデンサの他端の電圧
をそれぞれ1/2に分圧して合成する合成回路とを
設け、合成回路の出力電圧を第１および第２のス
イツチング素子の一端に帰還するように構成した
ため、スイツチング素子の漏れ電流によるホール
ドコンデンサ他端の電圧変化は相殺されることに
なり、ホールド期間が長期間にわたつてもサンプ
ルアンドホールド回路の出力電圧の変化は抑圧さ
れる。
第１図は従来のサンプルアンドホールド回路の
回路図。第２図は本考案の一実施例を示す回路
図。第３図は本考案の一実施例の作用の説明に供
する説明図。 Q1，Q2およびQ3……電界効果トランジスタ、
A1およびA2……ボルテージホロワ、C1およびC2
……ホールドコンデンサ、Ｂ……合成回路。
回路図。第２図は本考案の一実施例を示す回路
図。第３図は本考案の一実施例の作用の説明に供
する説明図。 Q1，Q2およびQ3……電界効果トランジスタ、
A1およびA2……ボルテージホロワ、C1およびC2
……ホールドコンデンサ、Ｂ……合成回路。
Claims (1)
- 一端が電圧＋Ｖの電源に接続された第１のホー
ルドコンデンサと、一端が電圧−Ｖの電源に接続
された第２のホールドコンデンサと、一端に被サ
ンプリング電圧が供給されかつサンプリングパル
スによつて同時にオン・オフされてオン状態のと
きに被サンプリング電圧を第１および第２のホー
ルドコンデンサの他端に各別に供給する第１およ
び第２のスイツチング素子と、第１および第２の
ホールドコンデンサの他端の電圧をそれぞれ1/2
に分圧しかつこの分圧電圧を合成する合成回路と
を備え、合成回路の出力電圧を第１および第２の
スイツチング素子の一端に帰還するようにしてな
ることを特徴とするサンプルアンドホールド回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11009883U JPS6020100U (ja) | 1983-07-18 | 1983-07-18 | サンプルアンドホ−ルド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11009883U JPS6020100U (ja) | 1983-07-18 | 1983-07-18 | サンプルアンドホ−ルド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6020100U JPS6020100U (ja) | 1985-02-12 |
| JPS6245360Y2 true JPS6245360Y2 (ja) | 1987-12-03 |
Family
ID=30256206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11009883U Granted JPS6020100U (ja) | 1983-07-18 | 1983-07-18 | サンプルアンドホ−ルド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020100U (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100447822B1 (ko) * | 2001-03-23 | 2004-09-22 | 주식회사 이산바이오텍 | 공구의 성형 및 표면개질 장치 및 그 방법 |
| US7746119B2 (en) * | 2008-09-18 | 2010-06-29 | Power Integrations, Inc. | Leakage compensation for sample and hold devices |
-
1983
- 1983-07-18 JP JP11009883U patent/JPS6020100U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6020100U (ja) | 1985-02-12 |
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